[发明专利]包括被配置为使数据速率不受影响的存储缓冲器的系统

说明书

背景技术

典型地，计算机系统包括许多集成电路，其相互通信以执行系统应用。通常，计算机系统包括一个或多个主控制器以及一个或多个电子子系统组件，例如，存储模块、图形卡、声卡、传真卡以及调制解调器卡。

存储模块可以是双列直插存储模块(DIMM)，其包括随机存取存储器(RAM)芯片，例如，动态RAM(DRAM)芯片。DRAM可以是包括双数据速率DRAM(DDR-DRAM)和双数据速率同步DRAM(DDR-SDRAM)的任何适当类型的DRAM。同时，DRAM可以是任何适当的一代DRAM，例如第一、第二和第三代DDR-SDRAM。

为了执行系统功能，主控制器和子系统组件经由通信链路(例如，串行通信链路和并行通信链路)进行通信。串行通信链路包括实现全缓冲DIMM(FB-DIMM)的改进存储缓冲器(AMB)标准或任何其他适合的串行通信链路接口的链路。

AMB芯片是FB-DIMM中的关键器件。AMB具有两个串行链路，一个用于上行流量以及另一个用于下行流量；以及至板上(on-board)存储器(例如，FB-DIMM上的DRAM)的存储总线。通过下行串行链路(南行)由主控制器或AMB发送的串行数据被临时地缓存在AMB中，然后可以被发送至FB-DIMM上的存储器。南行数据包含提供给FB-DIMM、在AMB中被转换、以及被发送至存储总线的地址、数据以及命令信息。AMB根据主控制器的指示，将数据写入到存储器以及从存储器读出数据。读取数据被转换为串行数据，并在上行串行链路(北行)上被发送回至主控制器。

AMB还作为相同存储通道上的FB-DIMM之间的转发器。AMB经由次级的(secondary)南行链路将来自连接至主控制器或上游(upper)AMB的初级南行链路的信息转发到下一个FB-DIMM中的下游(lower)AMB。AMB从次级北行链路接收下游FB-DIMM中的信息，并在将信息与其自己的信息合并之后，经由初级北行链路将其发送至上游AMB或主控制器。这在FB-DIMM中形成了菊链。FB-DIMM结构的关键属性是在主控制器和存储通道上的FB-DIMM之间的高速、串行、点到点连接。

典型地，在FB-DIMM系统中，控制器和AMB以一个数据速率发送南行数据且以双倍的南行数据速率接收北行数据。这导致1∶2的写入读取比率，其反映了典型存储存取模式下的统计值。在FB-DIMM上，AMB经由标准DRAM接口连接至DRAM。DRAM接口由包括用于命令、地址和控制信号的短线连接(stub-bus)以及用于数据的点到点或点到多点组成。

控制器和AMB的数据速率与DRAM数据速率相关联(couple)。北行数据速率与DRAM接口的数据速率相匹配。可以通过使所有连接的带宽增加相同的总量来获得数据带宽的进一步增加。在这个结构中，更快的控制器和更快的AMB不能导致更高的带宽，除非可使用更高带宽的DRAM。

尽管这个结构为在每个南行帧中发送可达三个命令分配了足够的带宽，由于带宽与北行数据速率和DRAM接口匹配，一次仅能读取一个FB-DIMM。在每个存储通道具有多个FB-DIMM的系统中，几个FB-DIMM保持空闲或在最佳情形下仅接收南行数据。

为了这些和其他原因，存在对本发明的需求。

发明内容

本发明披露了一种存储系统，其包括一个或多个存储缓冲器，被配置为使存储数据速率不受南行数据速率和北行数据速率影响。一个实施例提供了包括第一动态随机存取存储器和第一存储缓冲器的存储系统。第一存储缓冲器被配置为以第一数据速率接收南行数据以及以第二数据速率提供北行数据。第一存储缓冲器还被配置为以第三数据速率从第一动态随机存取存储器读取数据，其中，第一存储缓冲器被配置为使第三数据速率不受第一数据速率和第二数据速率影响。

附图说明

附图被包括以提供对本发明的进一步的理解，且被结合并构成本说明书的一部分。附图示出本发明的实施例，并且和说明书一起用于解释本发明的原理。本发明的其它实施例和许多本发明的优点将很容易被理解，通过参考下面的详细描述，将更容易被理解。附图的元件彼此不必成比例。相同的参考标号表示相应的相似部件。

图1是示出根据本发明的电气系统的一个实施例的框图；

图2是示出改进的存储缓冲器的一个实施例的示意图；

图3是示出电气系统的一个实施例的操作的时序图；以及

图4是示出电气系统的另一个实施例的操作的时序图。

具体实施方式