[发明专利]使用地址快取的序列传输接口的内存模块、序列传输控制器与控制方法

说明书

技术领域

本发明是关于序列传输接口的内存模块、序列传输控制器与控制方法，特别是关于使用地址快取的序列传输接口的内存模块、序列传输控制器与控制方法。

背景技术

目前广泛使用的序列传输接口(Serial Peripheral Interface，SPI)是使用固定的字段长度来传输不同的控制命令(8bits)及24位地址。之后才能传递所需的数据位，如图1所示。当芯片选择信号(CS)连续被使能且其地址是连续时，仍然必须重复传送24位地址，造成传递效能的损失，且无法符合目前高速系统的频宽需求。

一般有快取(cache)的系统，每一次芯片选择信号被使能存取的数据量为其快取线(cache line)的长度，大部分是16字节(bytes)～64字节。而芯片选择信号连续被使能时，其地址连续的机率大约有80％～90％。因此，若能减少传送24位地址，则可提升数据存取速度。

发明内容

有鉴于上述问题，本发明的目的是提供一种使用地址快取的序列传输接口的内存模块、序列传输控制器与控制方法。

为达成上述目的，本发明使用地址快取的序列传输接口的内存模块包含：一闪存阵列；一序列并行转换器，用来接收以序列方式传输的信号并产生控制命令、地址以及存取数据；一地址缓存器；一地址累加器，是将地址缓存器所暂存的地址累加后回存至地址缓存器；以及一闪存控制器，用来控制闪存阵列的数据存取。

其控制方法为，当序列并行转换器接收到的控制命令为一般命令时，序列并行转换器会接收从系统芯片后续传来的地址，并储存到地址缓存器，之后闪存控制器以地址缓存器所暂存的地址来存取闪存阵列的数据；而当序列并行转换器接收到的控制命令为特殊命令时，此时闪存控制器直接以地址缓存器所暂存的地址存取闪存阵列的数据而不需要等待地址更新。

此外，本发明使用地址快取的序列传输接口的序列传输控制器，包含：一地址缓存器，储存存取地址；一数据缓存器，用以储存暂存数据；一地址累加器，是将地址缓存器所暂存的地址累加后回存至地址缓存器；一地址比较器；一命令控制器，接收比较信号，输出控制命令信号；一序列并行转换器，用来输出以序列方式传输的信号；

附图说明

图1所示为目前广泛使用的序列传输接口使用固定的字段长度来传输不同的控制命令、地址位、以及数据位的示意图。

图2为本发明使用地址快取的序列传输接口的内存模块的架构图。

图3为本发明使用地址快取的序列传输接口的控制方法中系统芯片的步骤。

图4为本发明使用地址快取的序列传输接口的控制方法中序列传输接口的内存模块的步骤。

图5A显示本发明在相邻使能信号CS的地址不具有连续性时的时序图，且是单一位传输数据。

图5B显示本发明在相邻使能信号CS的地址具有连续性时的时序图，且是单一位传输数据。

图6A显示本发明在相邻使能信号CS的地址不具有连续性时的时序图，且是双位传输数据，亦即每个频率周期传输两个位的数据。

图6B显示本发明在相邻使能信号CS的地址具有连续性时的时序图，且是双位传输数据，亦即每个频率周期传输两个位的数据。

具体实施方式

以下参考图式及详细说明本发明使用地址快取的序列传输接口的内存模块、序列传输控制器与控制方法。

图2为本发明使用地址快取的序列传输接口的内存模块的架构图。如该图所示，使用地址快取的序列传输接口的内存系统包含一系统芯片100与一闪存模块200。系统芯片100接收到内存数据的存取命令时，会对闪存模块200进行数据存取。系统芯片100经由复数个输出入端口与闪存模块200连接。输出入端口包含了系统参考频率SCK、芯片使能信号CE_B、以及复数个数据信号DI、DO等，其中该复数个数据信号是以序列方式传输信号。

系统芯片100包含了微控制器单元(MCU)110与序列传输控制器120。该序列传输控制器120具有序列并行转换器126、数据缓存器124、命令控制器123、地址缓存器122、地址累加器125以及地址比较器121。

序列并行转换器126(包含串行接口编译码器与序列传输单元的功能)是负责将要传送的命令、地址、与数据转成以1、2或4位的序列方式传送和接收。亦即，序列并行转换器126是进行并行/串行、串行/并行的数据型态转换，不再重复说明。当然，该序列并行转换器126可以是单一位序列传输，也可以是多重位序列传输，例如数据信号DI与DO均用来传输数据信号。