[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及芯片尺寸封装所适用的半导体器件及其制造方法。

背景技术

已经提出了各种类型的半导体芯片封装结构。伴随着封装芯片的小型化，例如，已经提出了所谓的“芯片尺寸封装结构”，在该结构中，在半导体芯片的器件形成表面的钝化层(即保护层)上形成有再配线层(即，用于封装的配线层)。

根据芯片尺寸封装，提出了一种方法，在该方法中，例如使用接合引线在各个电连接部件上形成例如凸点等电连接部件，然后通过形成与这些电连接部件的每一个连接的再配线层来形成封装器件(即半导体器件)  (例如，参见专利文献JP-A-9-64049)。

然而，在上述专利文献(JP-A-9-64049)中提出的方法具有这样的问题，即：当在通过接合形成的电连接部件上形成再配线层时，需要调整电连接部件的高度(即进行平整化)。

例如，利用例如引线接合器形成由接合引线形成的电连接部件(例如凸点)。连续地进行接合引线与电极片的连接以及所连接的接合引线的切断，从而形成电连接部件。

因此，由接合引线形成的凸点距凸点形成表面(即电极片)的高度发生变化。这使得难以在不改变凸点的情况下形成将要与凸点连接的再配线层。因此，需要将预定载荷施加于凸点上以便将凸点平坦化的工序。

通常在晶片上(即在将晶片切割成单独的芯片之前)进行凸点的这种平坦化。然而，出现这样的问题，即：当对在例如直径为300mm的当前主流晶片的晶片表面上形成的许多凸点进行平坦化时，凸点的高度变化增加。

这又会出现另一个问题，即：例如，当凸点的高度变化增加时，凸点和与凸点连接的再配线层之间的连接状态会发生变化，使得半导体器件(即封装器件)的可靠性降低。

另外，根据上述专利文献(JP-A-9-64049)中披露的方法，形成绝缘层来覆盖凸点。因此，需要对绝缘层进行抛光的抛光工序以露出凸点。为了在完成抛光工序时形成再配线层，需要对绝缘层的表面进行去污处理的工序(即所谓的“去污工序”)。从而使形成镀覆层的工序复杂化。这导致半导体器件(即封装器件)制造成本的增加。

虽然可以通过溅射法、CVD(化学汽相沉积)法形成导电层，但是这些方法需要昂贵的成膜设备。这导致制造成本的增加。因此，这些方法不切实际。

发明内容

因此，本发明的总体目的是提供一种新颖、实用、解决上述问题的半导体器件及其制造方法。

本发明的更具体目的是提供一种能够以低成本制造的可靠性较高的半导体器件及其制造方法。

为达到上述目的，根据本发明的第一方面，提供一种制造半导体器件的方法，该方法包括：

第一步骤，在电极片上形成电连接部件，所述电极片形成于与基板上的半导体芯片对应的区域中；

第二步骤，在所述基板上形成绝缘层和第一导电层；

第三步骤，通过对所述第一导电层进行图案蚀刻来形成导电图案，并且露出所述电连接部件；

第四步骤，通过导电膏电连接所述导电图案与所述电连接部件；以及

第五步骤，将所述基板切割成单独的小块。

根据本发明的第二方面，提供一种根据第一方面的制造半导体器件的方法，其中，

在所述第一步骤中，用接合引线形成所述电连接部件。

根据本发明的第三方面，提供一种根据第一或第二方面的制造半导体器件的方法，其中，

在所述第二步骤中，在所述第一导电层上形成第二导电层，并且

在所述第三步骤中，通过进行图案蚀刻使所述第一导电层和所述第二导电层形成为不同形状。

根据本发明的第四方面，提供一种根据第三方面的制造半导体器件的方法，其中，

在所述第三步骤中，通过对所述第二导电层进行图案蚀刻来形成用于形成外部连接端子的电极片。

根据本发明的第五方面，提供一种根据第四方面的制造半导体器件的方法，其中，

在所述第二步骤中，在所述第二导电层上形成第三导电层，并且

在所述第三步骤中，通过对所述第三导电层进行图案蚀刻来形成用于形成外部连接端子的导电柱。

根据本发明的第六方面，提供一种根据第一至第五方面中任一方面的制造半导体器件的方法，其中，

所述第四步骤包括形成以下子步骤：形成包括感光性导电膏的层的子步骤，以及通过光刻法对所述包括感光性导电膏的层进行图案化的子步骤。

根据本发明的第七方面，提供一种根据第一至第五方面中任一方面的制造半导体器件的方法，其中，

所述第四步骤包括以下子步骤：形成通过光刻法进行图案化的掩模图案的子步骤，以及利用所述掩模图案作为掩模形成所述导电膏的子步骤。