[发明专利]一种多通道内部总线的外部接口装置及其数据传输方法

说明书

技术领域

本发明涉及电子通信技术领域，尤其涉及一种多通道内部总线的外部接口装置及其数据传输方法。

背景技术

随着电子通信技术的发展，包括特定业务逻辑的芯片得到了广泛应用，针对该特定芯片的设计为SoC(System on Chip，片上系统)设计。在SoC设计中，通常首先购买业界成熟的CPU IP(中央处理器知识产权，通常指已经设计好的、成熟商用的逻辑模块)，搭建合适的内部总线架构，再基于该CPU(中央处理器)及其总线设计符合系统要求的业务逻辑。

在这种设计流程中，CPU及其内部总线接口是具有共性的模块，为了测试设计的基于该模块的业务逻辑是否符合要求，通常独立对该CPU IP生产Test Chip(测试芯片)(或者将该CPU IP独立综合到一个FPGA中)，该Test Chip一般为处理器样片，由单独的处理器及简单内部总线构成，提供CPU IP内部总线的外部接口，供用户在实际生产CPU IP之前调试基于该CPUIP内部总线的业务逻辑及相应软件。该Chip不仅可以用来对业务逻辑进行实时业务逻辑验证，还可作为ASIC(专用集成电路)样片返回之前的软件开发与调试平台，对业务逻辑进行进一步调试。

包括Test Chip的用于对业务逻辑进行调试的装置可以作为仿真装置，该装置的典型结构如图1所示，包括：Test Chip和逻辑设计装置，该Test Chip包括了系统所需要的CPU IP、总线架构、特定的外设IP(该特定的外设IP为设计好的成熟的业务逻辑)；逻辑设计装置可以为常用的用FPGA承载逻辑的FPGA逻辑单元，该单元包括自行设计的业务Logic IP(逻辑知识产权，为自己设计的业务逻辑)、总线架构、特定外设。Test Chip中CPU IP的内部总线被引出到片外和FPGA逻辑单元对接，CPU IP可以通过内部总线的FPGA接口访问FPGA逻辑单元中的业务逻辑，以测试该业务逻辑的设计是否正确；CPUIP还可以直接运行软件，在实际芯片没有流片之前，编写逻辑驱动，甚至运行业务流程，测试芯片性能是否能够满足需求。

但是，由于CPU IP内部总线用于在芯片内部进行高速数据传输，因此内部总线信号通常都非常多，若将这些信号全部在芯片管脚上实现，实现困难，并且成本很高。并且，随着SoC的设计向以Data Flow Centric(数据流为中心)发展，现有的内部总线如AHB(Advanced High-performance Bus，高性能总线)不能满足设计需求，因此，产生了新一代互联协议如AXI(Advanced eXtensible Interface，先进可扩展接口)、OCP(Open CoreProtocol，开放核协议)、Magenta(一种总线标准)。这些新一代互联协议包括如下特性：采用多个通道传输数据，且通道之间数据的依赖性较小；传输基于连续传输进行，连续传输由单个地址发起；支持Outstanding(请求挂起)和Out-of-Order(乱序传输)。

新一代互联协议架构图如图2所示，在各个主从设备之间分别存在数个通道，分别用于传输地址、数据以及各种控制信息。针对常用的AXI总线，AXI总线传输基于五个物理通道，分别为读地址、读数据、写地址、写数据和写请求通道，在上层协议看来，AXI总线的传输形式是将整个传输过程按方向分为五种Packet(包)，每个具体传输则包含了其中若干种Packet(即使用若干种通道)。由于各个Packet之间的依赖性很小，没有固定的相位关系，因此每一个Packet所传输的通道可以随意设置。根据具体应用的需要通常可以设置若干级数的Pipelining(流水线)。AXI总线的典型连续传输由一个地址、一个控制Packet以及若干数据Packet组成。AXI还支持Outstanding和Out-of-Order，即Master(主设备)或Slave(从设备)都可以存在若干Active(激活)但未完成的操作，这些操作通过ID(标签)信息进行顺序控制。

由于新一代互联协议具有更高的性能，因此若将这些信号全部在芯片管脚上实现，实现更加困难，并且成本更高。