[发明专利]电压控制振荡器电路

说明书

技术领域

本发明为一种电压控制振荡器电路，尤指应用于相锁回路时脉产生器中的电压控制振荡器电路。

背景技术

请参阅图1，其是一相锁回路(Phase Locked Loop，简称PLL)时脉产生器(clock generator)的功能方块示意图，其主要由相位/频率侦测器(Phase/Frequency Detector，简称PFD)1010、电荷泵(charge pump)1011、回路滤波器(Loop Filter)1012、压控振荡器(Voltage C ontrol Oscillator，简称：VCO)1013以及一分频器1014等元件所构成。其中相位/频率侦测器1010便根据参考时脉信号Fref与分频器1014所输出的一反馈时脉信号间的相位/频率差而输出代表两个时脉信号间的相位/频率差的上数/下数信号，而上数/下数信号经过电荷泵1011以及回路滤波器1012的转换，最后输出一控制电压至压控振荡器1013中，使得压控振荡器1013输出的一时脉信号Fout的相位能够持续与参考时脉信号的相位达到一致。

而在现今的技术手段中，有许多电路可以用来完成上述的压控振荡器1013，例如有LC振荡器以及环形振荡器(RingOscillator)等等，而其中环形振荡器因结构简单、组成元件单纯及可提供多个不同相位的时脉信号等特点，因此被广泛应用于完成于集成电路上的压控振荡器。而图2便是一传统环形振荡器的功能方块示意图，其通常由n个数字反相器21～2n串接而成(n为大于或等于三的奇数)，而每个数字反相器分别输出不同相位的输出时脉信号，且每个输出时脉信号的频率皆为1/(2×n×τ)，而τ为上述一个数字反相器的延迟时间(delay time)。因此，只要调整供应给数字反相器的电源电压的大小，便可相对应控制数字反相器的延迟时间的长短，进而改变输出时脉信号Fo的频率fo，如此便可达成一压控振荡器的功能。

而由上述说明可看出，环形振荡器所输出时脉信号的频率大小与数值n成反比，但却与可提供的不同相位的输出时脉信号的数量成正比，因此在环形振荡器的设计上，产生高频的时脉信号与增加不同相位的输出时脉信号的数量的两个要求是互相冲突的。而为能改善此一问题，如图3a所示的具有副回路的多相位环形振荡器便被发展出，其详细内容可参见L.Sun，T.A.Kwasniewski，A1.25-GHz 0.35-μm monolithic CMOS PLL basedon a multiphase ring oscillator，IEEE J.Solid-State Circuits 36(6)(2001)910-916.的说明。其主要概念是将原本n个数字反相器M1～Mn串接而成(n为大于或等于三的奇数)的环形振荡器电路中，再加入n个内插反相器(interpolating inverter)S1～Sn，进而建立起n个具有快速路径的副回路，其中X1～Xn代表n个数字反相器M1～Mn间的电路节点，而i则代表该副回路中的反相器数目。而以n＝5、i＝3为例，吾人便可画出如图3b中所示的具有副回路的5阶多相位环形振荡器的功能方块示意图。而从图中可看出，由于该副回路中的反相器数目(3个)较主反馈回路中的反相器数目(5个)为少，而根据电路的物理特性，将副回路与主反馈回路并联后的电路的延迟时间将由两者分别的延迟时间的加权总和(weighted sum)来决定，因此图3b中电路的振荡频率将比没有副回路的电路高，而且仍可保有较多的不同相位输出时脉信号的数量(5个)。但是，在操作频率范围的要求日益增加的现今，仅能通过对数字反相器的延迟时间长短的控制来改变输出时脉信号的频率的作法，已无法满足目前电路的需求，而如何改善缺失而增加压控振荡器的操作频率范围，便是发展本发明的主要目的。

发明内容

本发明为一种电压控制振荡器电路，其包括：一环形振荡器电路，其由多个延迟电路单元串接而成，前一延迟电路单元的输出端电连接至后一延迟电路单元的输入端而形成一节点；以及个受控延迟电路单元，其中某一受控延迟电路单元的输入端与输出端分别电性连接至该环形振荡器电路中的一第一节点与一第二节点，而该第一节点与该第二节点间所具有的延迟电路单元数量相同，且每一个受控延迟电路单元受一控制信号控制而于一导通状态与一断路状态间切换，进而改变所述节点所输出的相位互异的多个振荡信号的频率。