[发明专利]封装基板及其制法

说明书

技术领域

本发明涉及一种封装基板及其制法，尤指一种于打线垫上形成打 线金属层的封装基板结构及其制法。

背景技术

随着电子产业的蓬勃发展，电子产品亦逐渐迈入多功能、高性能 的研发方向。为满足半导体封装件高积集度(Integration)以及微型 化(Miniaturization)的封装需求，承载半导体芯片的封装基板，逐 渐由单层板演变成多层板(Multi-layer Board)，从而于有限的空间 下，通过层间连接技术(Interlayer Connection)以扩大封装基板上 可利用的线路面积，以因应高电子密度的集成电路(Integrated Circuit)的使用需求。

目前用以承载半导体芯片的封装基板包括有打线式封装基板、芯 片尺寸封装(CSP)基板及覆晶基板(FCBGA)等；且为因应微处理器、芯 片组、与绘图芯片的运算需要，布有线路的电路板亦需提升其传递芯 片信号、改善频宽、控制阻抗等功能，以因应高I/O数封装件的发展。 然而，为符合半导体封装件轻薄短小、多功能、高速度及高频化的开 发方向，电路板已朝向细线路及小孔径发展。现有电路板制法从传统 100微米(μm)的线路尺寸：包括线路宽度(Line width)、线路间距 (Space)等，已缩减至25微米(μm)以下，并持续朝向更小的线路精度 发展。

请参阅图1A及图1B，为现有封装基板的打线垫上形成打线金属层 的制法剖视图；首先提供一基板本体10，于该基板本体10的至少一表 面具有多个打线垫101，且该打线垫101具有电镀导线102，并于该基 板本体10及打线垫101上形成有一绝缘保护层11，于该绝缘保护层 11中形成有多个绝缘保护层开孔110，以对应显露各该打线垫101及 基板本体10的部分表面(如图1A所示)；通过该电镀导线102作为电 流传导路径，以于该打线垫101上形成如镍/金的打线金属层12(如图 1B所示)。

但是，该打线垫101上形成打线金属层12是通过电镀导线102电 镀形成，于该基板本体10上即必须布设电镀导线102，如此则占用该 基板本体10的面积，而无法达到高密度布线及打线垫之间的细间距的 目的。

请参阅他2A及图2B，为现有封装基板的打线垫上形成打线金属层 的另一制法剖视图；首先提供一基板本体20，于该基板本体20的至少 一表面具有多个打线垫201，并于该基板本体20及打线垫201上形成 有一绝缘保护层21，于该绝缘保护层21中形成有多个绝缘保护层开孔 210，以对应显露各该打线垫201及基板本体20的部分表面(如图2A 所示)；于该打线垫201上以化学沉积形成打线金属层22(如图2B所 示)。

上述以化学沉积法虽可于该打线垫201上形成打线金属层22，但 因若欲得足够厚度的打线金属层22，则制造成本昂贵，并且因化学沉 积形成的打线金属层22质地较软，与后续打线接合的金线之间的结合 性不佳，而不利于高脚数的使用所需。

请参阅图3A至图3H所示，是以无电镀导线(Non Plating Line，NPL 制法于该打线垫上电镀形成打线金属层的制法；首先，提供一表面具 有多个打线垫301的基板本体30，于该基板本体30的部分表面及打 线垫301上形成一导电层32(如图3B所示)；于该导电层32上形成有 第一阻层33a，且该第一阻层33a中形成有第一开口330a，以显露该 打线垫301区域的导电层32(如图3C所示)；移除该第一开口330a中 的导电层32(如图3D所示)；于该第一阻层33a及其第一开口330a中 形成有一第二阻层33b，且该第二阻层33b中形成有第二开口330b， 以显露该打线垫301，并覆盖位于该第一开口330a中未被该第一阻层 33a所覆盖的导电层32(如图3E所示)；由于该导电层32电性连接该 打线垫301，从而通过该导电层32以于该第二开口330b中的打线垫 301电镀形成打线金属层34(如图3F所示)；移除该第二阻层33b、第 一阻层33a及其所覆盖的导电层32，以显露该打线垫301及其上的打 线金属层34(如图3G所示)；于该打线金属层34上形成一绝缘保护层 35，且该绝缘保护层35中形成有绝缘保护层开孔350以显露该打线垫 301上的打线金属层34(如图3H所示)。