[发明专利]多端口存储设备的读操作

说明书

技术领域

本发明涉及半导体存储设备，并特别涉及用于在多端口存储设备中使用的读电路。包括多个端口的多端口存储设备采用用于处理与外部设备的多种并发操作的串行输入/输出(I/O)接口。

背景技术

通常，包括随机存取存储器(RAM)的大部分存储设备具有一个带有多个输入/输出管道装置的单端口。即，提供单端口，用于存储设备和外部芯片集之间的数据交换。这种具有单端口的存储设备使用并行输入/输出(I/O)接口，以通过连接到多个输入/输出(I/O)管道的信号线同时传输多位数据。该存储设备通过多个输入/输出(I/O)管道并行地与外部设备交换数据。I/O接口是机电模式(electrical and mechanical scheme)，以通过信号线连接具有不同功能的单元设备以及精确传送传输/接收数据。以下描述的I/O接口必须具有相同的精度。信号线是来传输地址信号、数据信号以及控制信号的总线。以下描述的一个信号线指的是总线。

并行I/O接口具有高数据处理效率(速度)，因为它能够通过多个总线同时传输多位数据。因此，在要求高速度的短距离传输中广泛使用并行I/O接口。然而，在并行I/O接口中，用于传输I/O数据的总线数量增加。从而，当距离增加时，制造成本增加。由于该单端口的限制，大量存储设备是根据多媒体系统的硬件单独配置的，以便支持不同的多媒体功能。

图1是常规的单端口存储设备的方框图。为了便于说明，图示作为单端口存储设备的常规×16512M DRAM设备。

该×16512MDRAM设备包括多个存储单元，第一到第八存储体BANK0到BANK7、一个端口PORT以及多个全局输入/输出(I/O)数据总线GIO。多个存储单元以具有矩阵形式的多个N×M存储单元排列，M和N是正整数。第一到第八存储体BANK0到BANK7包括用于通过行和列线路选择特定存储单元的行/列解码器。单端口PORT控制从第一到第八存储体BANK0到BANK7输入或输出到第一到第八存储体BANK0到BANK7的信号。全局I/O数据总线GIO在单个端口与存储体间，以及单个端口与输入/输出(I/O)管道间传送信号。参考图1，全局I/O数据总线GIO包括一路控制总线、15路地址总线以及16路数据总线。

如上所述，单端口存储设备仅包括带有多个I/O管道装置的单个端口，用于通过外部芯片集在该单端口存储设备与外部设备间传送数据信号。在单端口存储设备中，难于实现不同的多媒体功能，因为单端口存储设备仅使用一个端口。为了实现单个端口存储设备中的不同的多媒体功能，每个DRAM设备应该彼此独立构成，以便执行各自的唯一功能。当DRAM设备彼此独立构成时，难于基于访问次数在存储设备间分配合适的存储量。结果，整个存储设备的有效利用减少。

图2是多端口存储设备的方框图，该多端口存储设备是公开在2006年9月27日提交于USPTO的US专利申请No.11/528970，题为“MULTI-PORTMEMORY DEVICE WITH SERIAL INPUT/OUTPUT INTERFACE”的相同申请人的未决申请中，其通过参考合并于此。

为了便于说明，图示具有四个端口和八个存储体的多端口存储设备。具体地，假定该多端口存储器具有16位数据帧并进行64位预取操作。