[发明专利]具有电荷俘获层的非易失性存储器件及其制造方法

说明书

技术领域

本发明涉及一种非易失性存储器件，更特别地，涉及一种具有改进的擦除特性的具有电荷俘获层的非易失性存储器件以及该非易失性存储器件的制造方法。

背景技术

通常用于存储数据的半导体存储器件按易失性或非易失性存储器件分类。当终止电力供应时，易失性存储器件失去了存储的数据，但非易失性存储器件保留了存储的数据。因此，非易失性存储器件广泛应用于例如便携式电话、用于储存音乐和/或图像数据的存储卡和其他器件，其放置在例如非连续电供应、间歇的电中断或低电消耗需要的不利的电力环境下。

这种非易失性存储器件的单元晶体管具有堆叠的浮置栅极结构。堆叠的浮置栅极结构包括顺序堆叠在单元晶体管的沟道区域上的栅极绝缘层、浮置栅电极、栅极间绝缘层和控制栅电极。然而，由于在集成水平方面的改进引发的冲突，堆叠的浮置栅极结构在提高存储器件的集成水平方面有局限性。因此，对具有电荷俘获层的非易失性存储器件的兴趣已经增长。

具有电荷俘获层的非易失性存储器件包括具有位于其中的沟道区域的基板、隧道层、电荷俘获层、阻隔层和控制栅电极，它们按此顺序堆叠。这个结构也称为“硅-氧化物-氮化物-氧化物-硅(SONOS)结构”或“金属-氧化物-氮化物-氧化物-硅(MONOS)结构”。

图1为说明具有常规电荷俘获层的非易失性存储器件的横截面图。参考图1，隧道绝缘层110作为隧道层布置在半导体基板100上，例如硅基板。一对杂质区域102(例如，源极/漏极区域)布置在半导体基板100中。杂质区域102彼此分离的放置。沟道区域104布置在杂质区域102之间。隧道绝缘层110布置在沟道区域104上。氮化硅层120作为电荷俘获层布置在隧道绝缘层110上。阻隔绝缘层130作为阻隔层布置在氮化硅层120上。控制栅电极140布置在阻隔绝缘层130上。

下面详细描述具有这种结构的非易失性存储器件的运行过程。首先，控制栅电极140被充上正电且向杂质区域102施加预定的偏压。结果，将热电子从基板100俘获到作为电荷俘获层的氮化硅层120的俘获点中。这种现象就是用于在每个存储单元中写入信息的操作或用于编程存储单元的操作。相似的，控制栅电极140被充上负电且向杂质区域102施加预定的偏压。结果，将空穴从基板100俘获到作为电荷俘获层的氮化硅层120的俘获点中。然后，被俘获的空穴与出现在俘获点的电子复合。这种现象就是用于擦除被编程的存储单元的操作。

具有常规电荷俘获层的非易失性存储器件具有擦除速度低的缺点。更特别地，在编程具有该结构的非易失性存储器件时，电子被俘获到距离氮化硅层120的导带相对远的深俘获边。因此，需要相对高的电压来擦除器件。在施加高电压到控制栅电极140用于擦除的情况下，将发生反向隧穿，出现在控制栅电极140中的电子通过了阻隔绝缘层130。因此，发生了不需要地编程单元，进而出现错误，例如临界电压提高了。

为了防止电子反向隧穿到控制栅电极140中，已有建议在非易失性存储器件中采用一种使用高介电(高-k)材料例如氧化铝(Al₂O₃)作阻隔绝缘层130的结构，和采用足够大功函数的金属栅极作控制栅电极140。这种结构也被称为“金属-氧化铝-氮化物-氧化物-硅(MANOS)结构”。该结构防止反向隧穿，但是由于电荷俘获层的低俘获密度不能确保理想的擦除速度，并且甚至在擦除操作后在实现足够低的临界电压方面该结构存在局限性。

发明内容

在一实施例中，本发明提供了一种非易失性存储器件，包括：基板；在基板上方的隧道层；在隧道层上方的电荷俘获层，包括氮化物层和氮化硅硼层；在电荷俘获层上方的阻隔层；和布置在阻隔层上的控制栅电极。

在另一实施例中，本发明提供了一种非易失性存储器件，包括：基板；在基板上方的隧道层；在隧道层上方的电荷俘获层，包括第一氮化物层、氮化硅硼层和第二氮化物层；在电荷俘获层上方的阻隔层；和布置在阻隔层上的控制栅电极。

在另一实施例中，本发明提供了一种非易失性存储器件的制造方法，包括如下步骤：在基板上方形成隧道层；在隧道层上方形成氮化物层；在氮化物层上方形成氮化硅硼层；在氮化硅硼层上方形成阻隔层；和在阻隔层上方形成控制栅电极。

在又一实施例中，本发明提供了一种非易失性存储器件的制造方法，包括如下步骤：在基板上方形成隧道层；在隧道层上方形成第一氮化物层；在第一氮化物层上方形成氮化硅硼层；在氮化硅硼层上方形成第二氮化物层；在第二氮化物层上方形成阻隔层；和在阻隔层上方形成控制栅电极。

附图说明