[发明专利]导线架在芯片及芯片在导线架的多芯片堆叠结构

说明书

技术领域

本发明涉及集成电路的封装结构及其封装的方法，特别涉及一种结合LOC(Lead on Chip)及COL(Chip on Lead)技术的多芯片堆叠封装结构。

背景技术

近年来，半导体的后段制造工艺都在进行三维空间(Three Dimension；3D)的封装，以期利用最少的面积来达到较高的密度或是存储器的容量等。为了能达到此目的，现阶段已发展出使用芯片堆叠(chip stacked)的方式来达成三维空间(Three Dimension；3D)的封装。

在公知技术中，例如第6744121号美国专利，即披露一种使用导线架来形成多芯片堆叠的结构，如图1A所示。很明显地，在图1A的封装结构中，为避免下层芯片的金属导线与上层堆叠芯片的背面接触，故将导线架作了多次的弯折，通过弯折所形成的高度差来保护下层芯片的金属导线。然而，经过多次弯折的导线架容易变形，造成后续芯片不易对准。另外，弯折的导线架会使得封装结构松散，致使无法缩小封装体积。此外，由于导线架作了多次的弯折，因此每个芯片与导线架的粘着面积不足，容易在注膜过程中，造成芯片脱离。

另外，在第6838754号美国专利及第6977427号美国专利，也披露一种使用导线架来形成多芯片堆叠的结构，如图1B及图1C所示，同样的，在图1B及图1C的实施例中，均可能在上层芯片与下层芯片接合的过程中，发生上层芯片的背面与下层芯片上的金属导线接触而造成短路或金属导线剥落等问题。

发明内容

有鉴于背景技术中所述的芯片堆叠方式的缺点及问题，本发明提供一种使用以粘着层来间隔芯片间的堆叠方式，来将多个尺寸相近似的芯片堆叠成一种三维空间的封装结构。

本发明的主要目的在提供一种简单的芯片堆叠封装结构，可以缩小封装体积并可增加产品良率。

据此，本发明为一种多芯片堆叠的封装结构，包括导线架、第一芯片与第二芯片。导线架，由多个内引脚与多个外引脚所构成，该内引脚包括有多个平行的第一内引脚群与平行的第二内引脚群，且该第一内引脚群与该第二内引脚群的末端以一间隔相对排列。第一芯片，该第一芯片的主动面的接近中央区域设置有多个金属焊垫，并通过第一粘着层固接于该第一内引脚群与该第二内引脚群的下表面，且暴露出该多个金属焊垫；第二芯片，于该第二芯片的背面形成第二粘着层，并通过该第二粘着层固接于该第一内引脚群与第二内引脚群的上表面。其中该第一芯片及该第二芯片通过多条金属导线与该导线架的该第一内引脚群与该第二内引脚群电连接，并通过该第二粘着层的厚度形成一空间，而该空间使连接该第一芯片与该第一内引脚群与该第二内引脚群的金属导线不接触该第二芯片的背面。

本发明接着提供一种多芯片堆叠的封装方法，包括：提供导线架，由多个内引脚与多个外引脚所构成，该内引脚包括有多个平行的第一内引脚群与平行的第二内引脚群，且该第一内引脚群与该第二内引脚群的末端以一间隔相对排列；形成第一粘着层于该导线架的该第一内引脚群与该第二内引脚群的背面；固接第一芯片于该导线架的该第一内引脚群与该第二内引脚群的背面，并使位于该第一芯片的主动面中央区域上的金属焊垫暴露；执行第一次金属导线连接制造工艺，将该第一芯片与该导线架的内引脚形成电连接；提供第二芯片，并于该第二芯片的背面形成第二粘着层；固接该第二芯片于该导线架的该第一内引脚群与该第二内引脚群的正面，通过该第二粘着层所形成一空间，以使连接该第一芯片与该第一内引脚群与该第二内引脚群的金属导线不接触该第二芯片的背面；执行第二次金属导线连接制造工艺，将该第二芯片与该导线架的内引脚形成电连接；执行封胶制造工艺，将该第一芯片及该第二芯片以及该导线架的该第一内引脚群与该第二内引脚群包覆。

附图说明

图1A为公知多芯片堆叠封装的剖视图；

图1B为另一公知多芯片堆叠封装的剖视图；

图1C为再一公知多芯片堆叠封装的剖视图；

图2为依据本发明的一多芯片堆叠封装结构的剖视图；

图3为依据本发明的另一多芯片堆叠封装结构的剖视图；

图4为依据本发明的再一多芯片堆叠封装结构的剖视图；

图5为依据本发明的另一多芯片堆叠封装结构的剖视图；

图6为依据本发明的一多芯片堆叠封装结构的方法流程图；及

图7为依据本发明的另一多芯片堆叠封装结构的方法流程图。

主要元件标记说明

20     封装结构                    21     导线架