[发明专利]TMR容错计算机

说明书

技术领域

本发明涉及一种TMR容错计算机。

背景技术

在工作可靠性要求很高的场合下往往使用三模容错计算机，这时三模容错计算机(TMR)与系统中的其它部件通过高速串行总线互连在一起构成一个“网络”系统。因为TMR担任中央数据管理之功能故称为中央终端CTU，而其它部件称为遥控终端(RTU)或远程终端，即形成如下一种以CTU为中心节点控制，以其它部件为远程节点的″局部网络″。传统TMR容错计算机内只有一个表决器，由这个表决器来判定三个子计算机中的哪一个占据外部通信总线并与系统内的其它部件通信。如果这个表决器出错，则系统会无法工作。

发明内容

本发明的目的是提供一种TMR容错计算机，以克服传统TMR容错计算机因只有一个表决器，如该表决器出错则系统无法工作的缺陷。它包括一号子计算机1、二号子计算机2和三号子计算机3，上述三个子计算机通过通讯链路4实现子计算机之间的通信；每个子计算机内部还包括：

表决电路5，以实现把一号子计算机1、二号子计算机2和三号子计算机3分别执行同一个任务所得到的运算结果放到表决电路5内比对，按照“少数服从多数的原则”判定哪个运算结果为正确，并根据子计算机的运算结果是否与正确的运算结果相同，认定该表决电路5所在的子计算机是否有权占据外部通信总线8；

仲裁排队器6，接收表决电路5的表决结果，对表决电路5已经认定的有权占据外部通信总线的子计算机的优先顺序进行排队，由位列第一的子计算机占据外部通信总线8；仲裁排队器6内默认三个子计算机之间的总线控制优先权限是一号子计算机1最高、二号子计算机2次之，三号子计算机3最低；

串行总线接口电路7，执行仲裁排队器6的仲裁结果，沟通外部通信总线8与相应的子计算机之间的通信往来。

本发明的TMR容错计算机是一种无“硬核”的TMR容错计算机，它与传统的TMR的根本不同在于引入了冗余的表决电路5。传统的TMR只有一个表决电路，也就必然形成了单故障点，即“硬核”。无硬核的TMR容错计算机的每个子计算机中都有一个表决电路，这样在表决电路的设置上形成了冗余，大大提高了系统的可靠性和稳定性。本发明的容错计算机在容错模式下工作时采用3-2-1逐步降级的工作方式，即子计算机在模数不少于三时，其表决原则是以多数为准。而在分布模式下工作时三机各自独立运行，分别完成自身分配的任务及控制，因此它的通用性非常强，也可以叫做松耦合同步的TMR容错计算机。

附图说明

图1是本发明实施方式一的结构示意图，图2是实施方式二和三的结构示意图。

具体实施方式

具体实施方式一：下面结合图1具体说明本实施方式。本实施方式由一号子计算机1、二号子计算机2和三号子计算机3组成，上述三个子计算机通过通讯链路4实现子计算机之间的通信；每个子计算机内部还包括：

表决电路5，以实现把一号子计算机1、二号子计算机2和三号子计算机3分别执行同一个任务所得到的运算结果放到表决电路5内比对，按照“少数服从多数的原则”判定哪个运算结果为正确，并根据子计算机的运算结果是否与正确的运算结果相同，认定该表决电路5所在的子计算机是否有权占据外部通信总线8；

仲裁排队器6，接收表决电路5的表决结果，对表决电路5已经认定的有权占据外部通信总线的子计算机的优先顺序进行排队，由位列第一的子计算机占据外部通信总线8；仲裁排队器6内默认三个子计算机之间的总线控制优先权限是一号子计算机1最高、二号子计算机2次之，三号子计算机3最低；

串行总线接口电路7，执行仲裁排队器6的仲裁结果，沟通外部通信总线8与相应的子计算机之间的通信往来。

每个子计算机都包括常规组成结构的普通计算机Y，即包括CPU、时钟系统、中断系统、I/O系统、存储器系统。每个子计算机通过表决电路5及仲裁排队器6与一个相应的串行总线接口电路7相连，组成一个逻辑上的整体。

具体实施方式二：下面结合图2具体说明本实施方式。本实施方式与实施方式一的不同点是：每个子计算机内部还包括时间监视器10，所述时间监视器10实时监视自身子计算机是否有故障，并把时间监视器10的监视结果输入仲裁排队器6内，与表决电路5的表决结果和三个子计算机之间默认的总线控制优先权限共同进行逻辑运算，从而产生谁占据外部通信总线8的选择结果。所述时间监视器10选用硬件看门狗芯片，由它定期向子计算机的CPU发信号，如在一定时间内没有接收到该信号，即认为该子计算机有故障。其它的组成和连接方式与实施方式一相同。