[发明专利]半导体封装及制造方法和衬底和半导体器件及制造方法

说明书

技术领域

本发明涉及路由系统及其管理规则条目的方法。

本发明涉及一种通过堆叠多个半导体封装形成的叠层型半导体存储器件，包含在叠层型半导体器件中的半导体封装及其制造方法。

背景技术

近些年，堆叠多个半导体封装从而整体形成叠层型半导体器件的POP(Package on Package)技术引起关注(比如，参见JP2005-45251)。叠层型半导体器件使用POP技术允许高密度封装并可通过确保对每一半导体封装独立执行测试而减化制造工艺。当执行这样的叠层型半导体器件时，需要形成可以将每一半导体封装与外部电连接的电极结构。比如，当使用BGA(球栅阵列，Ball Grid Array)封装时，为了电连接上层半导体封装，多个焊料球被形成在下层半导体封装的衬底下表面上，且部分焊料球通过通孔被连接到衬底上分离提供的焊料球连接盘。之后，通过在焊料球连接盘上形成焊料球实现了连接到布置在上层的半导体封装的结构。因此，能够形成一种可以经由下层半导体封装达到从外部连接到上层半导体封装的电极结构。

一般，在制作半导体封装中，必需将整个半导体封装用树脂密封，半导体芯片处于被安装在半导体衬底上的状态。然而，在具有上述传统电极结构的叠层型半导体器件中，由于上层半导体封装通过焊料球连接，所以不可避免地采用一种结构，其中用于密封的树脂被置于除下层半导体封装衬底上焊料球连接盘邻近区域和半导体芯片周围的狭窄区域之外被树脂密封。因此，由于下层半导体封装依据有否布置树脂区域之间的热膨胀系数差，存在衬底发生卷曲和/或变形的危险，这导致了叠层型半导体器件的缺陷。

发明内容

本发明的一个目的是提供一种可以电连接到上部半导体封装而不引起衬底的卷曲和/或变形的叠层型半导体器件以至于，在实现堆叠了具有多个半导体封装的叠层型半导体器件结构时，确保高可靠性和高密度封装。

本发明的一个方面是半导体封装包含：衬底，含有连接到多个外部电极的布线图案；一个或多个半导体芯片，连接到所述布线图案并安装在所述衬底上；导电柱，连接到前面所述外部电极并在纵向方向上起着中继电极的功能；和树脂密封层，用来整体密封所述半导体芯片和所述导电柱在其中所述导电柱的上部终端面被暴露的状态。

根据本发明的半导体封装，多个外部电极中的部分被连接到导电柱并起着到达上部终端面的中继电极的作用，以便实现下层与上层半导体封装间的电连接的结构。相比于例如用来连接的焊料球被直接置于衬底上的情况，通过采用这样一种使用导电柱作为中继电极的相对简单的结构，可以在衬底上宽面积地整体密封导电柱和半导体芯片。相应地，可以实现阻止由于树脂密封层的影响引起的衬底的卷曲和变形，并且因此可以实现高可靠性和高密度封装的半导体封装。

本发明的半导体封装中，所述导电柱可由铜制成。

本发明的半导体封装中，所述多个外部电极和被连接到所述导电柱的上部终端面的连接电极可为焊料球。

本发明的半导体封装中，所述导电柱暴露的终端面可形成在比所述树脂密封层的表面低的位置。

本发明的半导体封装中，在所述树脂密封层的一个表面上，包括所述导电柱位置的周缘区域的高度可比中央区域的高度低。

本发明的一个方面是具有导电柱的衬底包含：衬底，包含连接到多个外部电极的布线图案；一个或多个连接盘，形成在所述导电柱上并连接到一或多个半导体芯片；和导电柱，连接到预定的所述外部电极并在纵向方向起着中继电极的功能。

本发明的导电柱的衬底中，所述导电柱可由铜制成。

本发明的一个方面是一种叠层型半导体器件，通过叠置多个包括所述半导体封装的半导体封装而形成，并允许从所述预定外部电极到所需半导体封装通过所述导电柱连接。

本发明的叠层型半导体器件中，所述多个外部电极和用来在邻近的上和下半导体封装之间连接的连接电极可为焊料球。

本发明的一个方面是半导体封装的制造方法包含步骤：形成具有布线图案和在导电板一侧上的多个外部电极的衬底结构如此以至于预定的所述外部电极被连接到所述导电板部分地起着中继电极功能的位置；在所述导电板的另一侧通过在该处使用起着中继电极功能的一部分同时移除其它部分而形成导电柱；在所述衬底结构的所述导电板被移除一侧的表面安装一或多个半导体芯片；用树脂整体地密封所述一或多个半导体芯片和所述导电柱；和处理所述树脂表面以至于所述导电柱的一终端面被露出。

本发明的半导体封装制造方法中，所述导电柱可由铜制成。

本发明的半导体封装制造方法中，所述多个外部电极和被连接到所述导电柱上部终端面的连接电极可为焊料球。