[发明专利]稀疏树加法器

说明书

技术背景

处理器具有多个算数逻辑单元(ALU)，以执行包含整数的计算。ALU通常包括多个加法器电路，以通过把两个二进制操作数加在一起来执行算数计算。通常，大多数指令使用加法器来控制计算机系统、微处理器等的操作，并且加法器通常是这种系统中的性能限制设备，因为它们构成了用于执行指令和计算的若干关键路径的核心。例如，典型的加法器电路可以包括多于500个逻辑门。

传统的高性能(例如，密集树加法器结构，如所谓的Kogge-stone型)使用二进制进位合并树，来对每个比特生成进位信号，并将该进位信号提供给求和电路。即，进位合并树对于两个二进制操作数的每两个加在一起的比特生成进位。例如，对于64比特操作数，生成64个和以及进位——典型地并行运算。尽管用于执行这些算数运算的时间周期通常极其短暂，不幸的是，这种结构易于导致大的扇出，其中该大的扇出需要大晶体管。这种结构还可能需要宽的路由通道，用于级间布线。

因此，为了减小进位树结构的尺寸并降低其复杂性，我们寻求其它的结构，例如那些向和生成器电路提供有限数量的进位比特的结构(例如，将每第16个比特提供给16比特条件和生成器电路)。图1示出了这种结构的示例，曼彻斯特进位链(MCC)的实现。不幸的是，利用这些结构，由于从进位合并(CM)门路径到和生成器有过多瓶颈，所以性能可能仍会受损。如图中所示，进位树具有在一个堆叠中包括多至四个晶体管的CM门，如图所示，这些CM门促成了一条关键路径，该关键路径具有相关联的32比特RC延迟，该延迟导致性能比希望的慢。这种高的门堆叠还不易于用不同的半导体工艺很好地定标(scale)。因此，我们需要改进的加法器结构。

附图说明

在附图中示例性而非限制性地示出了本发明，其中相似的参考标号涉及相似的元件。

图1是具有MCC进位树结构的常规64比特加法器电路的图。

图2是根据一些实施例的具有稀疏树的加法器电路的概括图。

图3是图2中根据一些实施例的加法器电路的更详细的图。

图4是根据一些实施例的具有微处理器的计算机系统的方框图，其中该微处理器至少具有一个加法器电路。

具体实施方式

此处所公开的实施例通常涉及使用稀疏树结构实现加法器电路，其中该稀疏树结构具有动态的和静态的互补金属氧化物半导体(COMS)电路。

图2示出了根据一些实施例的这种加法器电路的概括图。该加法器电路包括稀疏进位树电路204，其连接在Ling型分组传播-生成(PG)电路202以及和生成器电路206之间。在Ling电路的输入端提供操作数A和B(将要把这两个数相加)，并把操作数提供到和生成器电路206的输入端。Ling电路在本领域是公知的，(例如，参见U.S.Pat.No.5,719,803 to Naffziger entitled，HIGH SPEEDADDITION USING LING’S EQUATIONS AND DYNAMIC COMSLOGIC)，其从A和B操作数生成进位传播和生成(PG)项。把该PG项提供给稀疏进位树电路204，其对于每第n个比特生成进位信号，并把该进位信号提供给和生成器电路206，以生成A和B的和。

图3示出了根据图2加法器的64比特加法器电路的更详细实现。把Ling电路202分组成四个象限(302A到302D)，每个象限处理16个比特。每个象限包括四个Ling电路，其中每个电路对于所应用的A和B操作数的4比特部分生成PG项。Ling电路输出2路分组-生成(GG_i＝G_i+P_iG_i-1)和分组-传播信号(GP_i＝P_iP_i-1)。在所述实施例中，用多米诺门来实现4比特Ling电路，以生成Ling进位(PG)项，并且该将进位项提供给稀疏进位树204。在一些实施例中，将进位项预充电为高，并且具有最坏情况2-NMOS上拉评估路径。

然后用稀疏进位合并方案来合并生成的Ling PG进位项，以生成中间进位项。在所述实施例中，稀疏进位树204包括五个中间进位-合并级(CM1到CM5)，它们包括如图所示布置的进位合并门306A-G到314A-G。箭头大体上描述了CM门之间的P和G项连接。将这些门配置为对于64比特操作数的每第8个比特(C₇，C₁₅…C₅₅)生成进位比特。