[发明专利]一种双鳍型沟道围栅场效应晶体管及其制备方法

说明书

技术领域

本发明属于超大规模集成电路(ULSI)中的金属氧化物半导体场效应晶体管(MetalOxide Silicon Field Effect Transistor-MOSFET)技术领域，具体涉及一种双鳍型沟道围栅MOSFET及其制备方法。

背景技术

随着集成电路的广泛应用和高速发展，MOSFET技术已经进入纳米领域。当常规单栅MOSFET的栅长按比例缩小到亚50nm以后，栅控能力差、短沟效应恶化、泄漏电流大和开态驱动电流不足等问题将会表现得越来越严重。为了提高MOSFET(也可称为器件)的栅控能力、减小泄漏电流、提高开态驱动电流、增大开关比、抑制短沟效应，人们提出了很多双栅或多栅器件，如FinFET双栅器件、三栅器件、Ω栅器件和围栅器件(Gate-all-around)等。在同样条件下，围栅器件的栅控能力最强，特性也是最优的。随着器件的栅长按比例缩小，为了保持良好的电学特性，双栅或多栅器件的沟道横截面的尺寸将会减小到10nm左右，这些器件也可称为纳米线(Nanowire)器件。围栅器件和纳米线器件，以其栅控能力强、短沟效应抑制明显、器件特性优异，引起人们极大关注和研究热情。

但是，现在已报道的纳米线器件和纳米尺度的围栅器件，或者受到结构本身的局限，或者会带来工艺制备上的困难等，使得纳米线器件和围栅器件的优势往往不能充分体现。

譬如，文献1(F.L.Yang，D.H.Lee，H.Y.Chen，et al.，“5nm-gate nanowire FinFET”，in Symp.VLSI Tech.Dig.，2004，pp：196-197)所示的纳米线Ω栅器件(如图1(a)-(d)所示)，存在如下问题：(1)在SOI衬底上制备，成本很高；(2)由于制备硅纳米线需要很薄的顶层硅膜，SOI衬底上的沟道与源漏的硅膜厚度相同，如图1(c)所示，使得源漏的寄生串联电阻增大，开态驱动电流有限；(3)同时，该硅纳米线器件的沿沟道垂直方向的剖面结构为Ω栅结构，如图1(b)和(d)所示，不是围栅结构，栅控能力还有待于进一步提高。

针对文献1中的问题，文献2(S.D.Suk，S.Y.Lee，et al.，“High performance 5nm radiusTwin Silicon Nanowire MOSFET(TSNWFET)：fabrication on bulk Si wafer，characteristics，andreliability”，in IEDM Tech.Dig.，2005，pp：717-720)提出了如图2(a)-(c)所示的硅纳米线围栅场效应晶体管，其特征在于：(1)基于体硅衬底，减小了衬底成本；(2)源和漏都与体硅衬底相连，可以采用较深的源漏结，减小源漏的寄生串联电阻，增大开态驱动电流；(3)在体硅衬底上面的沟道是完全相同的剖面结构为圆形、D≤10nm的双硅纳米线，并被栅氧和多晶硅栅围绕，形成双硅纳米线围栅器件；可以显著提高栅控能力、抑制短沟效应，并提高了近一倍的开态驱动电流。

但是，这种双纳米线围栅器件，还存在如下问题：(1)如图2(b)和(c)所示，在沟道区即双纳米线的正下方的体硅衬底表面存在寄生管，由寄生的栅氧、寄生的沟道以及共用的源、漏和多晶硅栅组成；寄生管使得该器件的泄漏电流增大、开关比减小，使得器件功耗增大，不适于低功耗逻辑(Low-power Logic)应用；寄生管的栅电容也使得总的栅电容增大，使得器件的交流特性恶化，也降低了器件开关速度，不适于高速逻辑(High-speed Logic)应用；(2)同时，在工艺制备中，文献2的SiGe腐蚀牺牲层和作为纳米线的硅层都是外延生长的，工艺成本仍然很高；(3)在相同的版图下，有源区版的沟道区宽度一定(50～80nm)，文献2的器件的有效沟道宽度为2πD≈6D(约60nm)，即就是这种器件的有效沟道宽度有限，这将限制开态驱动电流的进一步提高。

因此，如何进一步优化MOSFET的器件结构和工艺制备方法、提高器件性能(如减小泄漏电流、增大开态驱动电流、提高开关比、减小寄生管效应、优化交流特性、提高器件开关速度)，充分体现使得纳米线器件或者围栅器件的优势，正是现在国际上MOSFET领域研究的热点和难点。

发明内容

针对上述的双纳米线围栅器件存在的问题，为了进一步优化器件直流特性和交流特性、提高器件开关速度，本发明提出了一种双鳍型沟道围栅场效应晶体。