[发明专利]存储器单元存取电路

说明书

技术领域

本发明一般地涉及存储器单元领域。特别地，本发明针对一种存储器单元存取电路。

背景技术

常规DRAM使用需要能够读出小读出信号的放大器的读出方案。一种已示出的放大小读出信号的方式是现有技术中公知的交叉耦合读出放大器。这些交叉耦合读出放大器需要平衡的真值(true)和补码(complement)位线来可靠地执行和操作。

在常规DRAM中，来自存储器单元的读出信号是通过将存储在存储器单元中的电荷与预充电的位线进行电荷共享并且接着将在预充电的位线上的所得到(developed)的读出信号与参考位线进行比较，而生成的。

为了获得最大密度，通常将大量的存储器单元连接到单根位线以降低局部放大器的面积开销。然而，将单元添加到位线也增大了位线电容，并且因此降低了转移率(C_cell/(C_b1+C_cell))，其反过来减小了所得到的读出信号。通常，选择每根位线的位(存储器单元)数目以使读出放大器(开销)的数目最小，同时维持足够的读出信号以可靠地检测存储器单元的存储状态。

来自存储器单元的读出信号的幅度ΔVb1是单元电容、位线电容以及到位线高预充电的电压摆幅的函数，如下面的包括转移率的公式所述：

ΔVb1＝(V_cell-V_b1h)*(C_cell/(C_b1+C_cell))，并且

其中V_cell＝存储在存储器单元中的电压

V_b1h＝位线预充电级别电压(例如1.2-1.8V)

C_cell＝单元电容

C_b1＝位线电容

在美国专利No.6,738,300中阐述了增大转移率的一种尝试，其中利用了具有四个晶体管的局部读出放大器。然而，这种设计不易于提供早期伪写入(masked write)，在早期伪写入中可以在字线激活之前对沿着字线的位的子集进行写入。另外，全局位线充电电流必须贯穿与邻近单元共享的路径而分布，还必须用行地址来对其进行解码。该充电电流的流动不利地与该字线平行，产生了与数据图样相关的电压降。

期望有一种需要更少的空间并克服现有技术不足的具有更小设计的局部位线读出放大器。另外，期望进一步降低位线电容以及增大转移率。

发明概述

在一个实施例中，提供了一种用于存取存储器单元的电路。该电路包括：局部位线；具有多个晶体管的局部读出放大器，其中局部位线将存储器单元连接到该读出放大器；与该多个晶体管中的第一晶体管相连的第一全局位线；与该多个晶体管中的第二晶体管相连的第二全局位线；以及与第一全局位线和第二全局位线相连的次级读出放大器。

在另一个实施例中，提供了一种用于存取存储器单元的电路。该电路包括：局部位线；第一全局位线；第二全局位线；以及局部读出放大器，该局部读出放大器具有：具有连接到局部位线的栅极、连接到第一全局位线的源极以及连接到第二全局位线的漏极的第一晶体管，具有连接到第一全局位线的栅极、连接到局部位线的漏极以及连接到第一电源的源极的第二晶体管，以及具有连接到第二全局位线的栅极、连接到第二电源的源极以及连接到局部位线的漏极的第三晶体管，其中局部位线将存储器单元连接到读出放大器。

在又一个实施例中，提供了一种包括至少一个DRAM宏的处理器。该DRAM宏包括：局部位线；具有多个晶体管的局部读出放大器，其中局部位线将存储器单元连接到该读出放大器；连接到这多个晶体管中的第一晶体管的第一全局位线；连接到这多个晶体管中的第二晶体管的第二全局位线；以及连接到第一全局位线和第二全局位线的次级读出放大器。

附图说明

出于对本发明进行说明的目的，附图示出本发明的一个或多个实施例的各方面。然而，应当理解，本发明不受限于附图中所示出的精确排列和手段，其中，

图1示出用于存取存储器单元的电路的一个实施例；

图2示出存储器单元阵列的一个实施例；

图3示出次级读出放大器的一个实施例；

图4示出局部缓存器的一个实施例；

图5示出说明了用于存取存储器单元的电路的一个实施例的示例性状态的时序图的一个例子；以及

图6示出说明了用于存取存储器单元的电路的一个实施例的示例性的状态的时序图的另一个例子。

具体实施方式