[发明专利]存储器模块

说明书

技术领域

本发明涉及包含非易失性存储器和信息处理装置的信息处理系 统及存储器模块的控制方法。

背景技术

以往，存在把闪速存储器(32M bit容量)和静态随机存取存储 器(SRAM(4M bit容量))按叠层芯片的方式一体密封在FBGA(Fine pitch Ball Grid Array)型封装中的复合型半导体存储器。闪速存储器 和SRAM的地址输入端子和数据输入输出端子相对于FBGA型封装 的输入输出电极共用。不过各自的控制端子分别独立(例如，参照非 专利文献1)。

此外，存在把闪速存储器(1GM bit容量)和动态随机存取存储 器(DRAM(512M bit容量))按叠层芯片的方式一体密封在FBGA (Fine pitch Ball Grid Array)型封装中的复合型半导体存储器。闪速 存储器和动态随机存取存储器的地址输入端子和数据输入输出端子 以及各自的控制端子分别相对于FBGA型封装的输入输出电极独立 (例如，参照非专利文献2)。

此外，还存在把闪速存储器和DRAM芯片一体密封在引线框型 封装中的复合型半导体存储器。该复合型半导体存储器中，闪速存储 器和DRAM的地址输入端子、数据输入输出端子以及控制端子相对 于封装的输入输出电极而共用化来进行输入输出(例如，参照专利文 献1的图1和图15、专利文献2)。

此外，还存在由作为主存储装置处理的闪速存储器、高速缓冲存 储器、控制器及CPU构成的系统(例如，参照专利文献3的图1)。

此外，还存在由闪速存储器、DRAM及传送控制电路构成的半导 体存储器(例如，参照专利文献4的图2、专利文献5)。

此外，存在连接多个同一种类的存储器的存储器模块(参照专利 文献6、专利文献7)。

[非专利文献1]“复合存储器(叠层CSP)闪速存储器+RAM数 据单”，形名LRS1380，[online]，平成13年12月10日，夏普株式 会社，[平成14年8月21日检索]，因特网<URL http://www.sharp.co.jp/products/device/flash/cmlist.html>

[非专利文献2]“MCP数据单”，形名KBE00F005A-D411，[online]， 平成17年6月，三星电子株式会社，[平成18年4月10日检索]，<URL http://www.samsung.com/Products/Semiconductor/common/product_list. aspx？family_cd＝MCP0>

[专利文献1]日本特开平05-299616号公报

[专利文献2]欧洲专利申请公开第0566306号说明书

[专利文献3]日本特开平07-146820号公报

[专利文献4]日本特开2001-5723号公报

[专利文献5]日本特开2002-366429号公报

[专利文献6]日本特开2002-7308号公报

[专利文献7]日本特开2004-192616号公报

发明内容

本申请发明人在本申请之前，对移动电话及其中使用的处理器、 闪速存储器、随机存取存储器构成的信息处理系统进行了研究。

如图36所示，在移动电话中使用信息处理装置PRC、存储器模 块MCM1和MCM2。信息处理装置PRC由中央运算装置CPU和 SRAM控制器SRC、DRAM控制器DRC和NAND型闪速存储器控制 器NDC构成。存储器模块MCM1由NOR型闪速存储器NOR FLASH 和SRAM构成。存储器模块MCM2由NAND型闪速存储器NAND FLASH和DRAM构成。信息处理装置PRC对存储器模块MCM1和 MCM2进行存取，进行数据的读出和写入。

接通电源后，信息处理装置PRC读出NOR型闪速存储器NOR FLASH中存储的引导数据，起动自己。然后，信息处理装置PRC根 据需要从NOR型闪速存储器NOR FLASH读出应用程序，由中央运 算装置CPU执行。SRAM和DRAM作为工作存储器发挥作用，保存 中央运算装置CPU中的计算结果。