[发明专利]内埋元件的基板制程

说明书

技术领域

本发明是有关于一种基板制程，且特别是有关于一种内埋元件的基板制程。

背景技术

一般而言，线路基板主要是由多层图案化线路层(patterned circuitlayer)及介电层(dielectric layer)交替叠合所构成。其中，图案化线路层是由铜箔层(copper foil)经过微影与蚀刻制程定义形成，而介电层配置于图案化线路层之间，用以隔离两相邻的图案化线路层。此外，相邻的图案化线路层之间是透过贯穿介电层的导电通孔(plating through hole，PTH)或导电孔道(conductive via)而彼此电性连接。最后，在线路基板的表面配置各种电子元件(例如主动元件或被动元件)，并通过内部线路的电路设计而达到电子信号传递(electrical signal propagation)的目的。

然而，随着市场对于电子产品应具有轻薄短小且携带方便的需求，因此在目前的电子产品中，将原先焊接于线路基板表面的电子元件设计为可埋设于线路基板的内部的一内埋元件，这样可以增加线路基板表面的布线面积，以达到电子产品薄型化的目的。

图1A至图1E为现有的一种内埋元件的基板制程的制作流程剖面示意图。首先，请参考图1A，提供一核心层110，核心层110具有一第一介电层112、一第一图案化线路层114，以及一第二图案化线路层116。第一图案化线路层114与第二图案化线路层116分别位于第一介电层112的一上表面112a与一下表面112b。

接着，请参考图1B，在核心层110中形成一贯孔(through hole)H1并且将一内埋元件E放置于贯孔H1中，其中内埋元件E具有两电极E1。接着，请参考图1C，将一第一叠合层120与一第二叠合层130分别配置于第一图案化线路层114与第二图案化线路层116上，其中，第一叠合层120包括一第一金属层122及一第二介电层124，第二叠合层130包括一第二金属层132及一第三介电层134，且第二介电层124与第三介电层134分别朝向第一图案化线路层114与第二图案化线路层116。

再者，请参考图1D，压合第一叠合层120、核心层110与第二叠合层130，并且形成至少一导电通孔H2与多个导电孔道V。其中，导电通孔H2贯穿第一叠合层120、核心层110与第二叠合层130，使得第一金属层122与第二金属层132可透过导电通孔H2彼此电性连接。此外，内埋元件E的两电极E1可透过这些导电孔道V分别与第一金属层122及第二金属层132电性连接。

最后，请参考图1D与图1E，图案化第一金属层122与第二金属层132，以分别形成一第一表层线路122’与一第二表层线路132’，并通过导电通孔H2电性导通第一表层线路122’与第二表层线路132’，且通过这些导电孔道V使得内埋元件E的两电极E1分别与第一表层线路122’及第二表层线路132’电性连接。通过这种方式完成内埋元件的基板制程的制作流程。

然而，现有内埋元件的基板制程中的内埋元件E必须经由这些导电孔道V而电性连接至第一表层线路122’与第二表层线路132’，这样会降低第一图案化线路层114与第二图案化线路层116的布线面积，进而降低第一图案化线路层114与第二图案化线路层116的布线密度。此外，内埋元件E需透过导电孔道V与第一表层线路122’与第二表层线路132’电性连接，然而，这种方式将会增加整个线路基板的厚度，而无法符合轻薄短小的产品设计要求。因此现有的内埋元件的基板制程实有改进的必要。

发明内容

本发明的主要目的在于提供一种内埋元件的基板制程，以提升第一图案化线路层、第二图案化线路层、第一表层线路与第二表层线路的布线密度，并可有效地减少整个基板的厚度。

为达成上述目的或是其它目的，本发明采用如下技术方案：一种内埋元件的基板制程，其包括下列步骤：步骤(a)是提供一核心层，所述核心层具有一第一介电层、一第一图案化线路层及一第二图案化线路层，所述第一图案化线路层与所述第二图案化线路层分别位于所述第一介电层的一上表面与一下表面；步骤(b)是在所述核心层中形成一贯孔；其特征在于：所述基板制程还包括有下列步骤：步骤(c)是将所述核心层配置在一支撑板上，且将一内埋元件置放在所述贯孔中，其中所述内埋元件具有至少一电极；步骤(d)是进行一灌胶制程，使所述内埋元件固定在所述贯孔中；步骤(e)是移除所述支撑板；以及步骤(f)是电性连接所述内埋元件的所述电极与所述第二图案化线路层。