[发明专利]半导体组件承载结构及其叠接结构

说明书

技术领域

一种半导体组件承载结构及其叠接结构，尤指一种整合半导体组件的承载结构及其叠接结构于电路板的承载技术。

背景技术

电子产品轻小化已是现今电子产业发展的趋势，而随着电子产品制作的缩小化，对于各种不同功能的半导体组件镶嵌在一电路板上则有朝更高密度的使用需求。因此，在单一芯片承载件上接置并电性连接有至少二个以上的半导体芯片，且该芯片与承载件间的接置方式是将半导体芯片一一向上叠接在承载件上，再以焊线进行电性连接。

请参阅图1，为美国专利第5,323,060号的多芯片半导体封装件1的剖面示意图，其将一第一半导体芯片12a接置于一电路板11上，并通过一第一焊线1 3a电性连接至该电路板11，且采用堆叠方式(stacked)以将一第二半导体芯片12b间隔一胶层14堆叠于该第一半导体芯片12a上，而该胶层14的材质一般为环氧胶(epoxy)或胶带(tape)，之后再通过一第二焊线13b电性连接至该电路板11。但是该第一半导体芯片12a的焊线制造方法(wire bonding)需在该第二半导体芯片12b堆叠前完成先进行，亦即每一层芯片的黏晶(die bonding)制造及焊线制造均需分别进行，因而增加额外的制造复杂度；再者，由于该第一半导体芯片12a、胶层14与第二半导体芯片12b是一一顺序向上堆叠于该电路板11上，且为有效防止第二半导体芯片12b触碰至第一焊线13a，该胶层14厚度必须增高至该第一焊线13a的线弧高度以上，如此，不仅增加该多芯片半导体封装件1的整体厚度，而不利于半导体装置的轻薄化，同时因该胶层14的整体厚度均匀控制不易，甚而导致该第二半导体芯片12b触碰至第一焊线13a或该第一焊线13a与该第二焊线13b接触产生短路等不良问题。

又电子产品在积集化的趋势下，以提高电子产品的使用功能，并且降低电子产品的高度，遂将半导体组件内嵌于承载板的技术逐渐受到重视，而嵌埋于电路板的半导体组件可为主动组件或被动组件。如图2所示，为现有将半导体组件嵌埋于一电路板中的结构示意图，于一承载板20上表面形成有至少一开口200，该开口200是用以接置一半导体组件21，而该半导体组件21具有一作用面21a，且该作用面21a具有多个电极垫212，于该承载板20上表面以及该半导体组件21的作用面21a上形成一介电层22，并于该介电层22上形成一线路层23，且该线路层23具有多个导电结构231以连接该半导体组件21的电极垫212，依此增层方式形成多层线路层以及介电层，从而构成一多层电路板。

然于上述制造方法中，由于单一承载板20嵌埋单一半导体组件21的电性功能有限，若要增加该承载板20的电性功能则必须增加该半导体组件21的数量，如此则必须在该承载板20上开设多个开口200，但该承载板20的面积有限无法扩大，因而限制了承载板20电性功能的扩充与发展。

因此，如何提供一种可将半导体组件嵌埋于电路板中，同时强化其电性需求及功能，实已成为目前亟欲解决的技术问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的主要目的在于提供一种半导体组件承载结构及其叠接结构，以简化制造方法。

本发明的另一目的在于提供一种半导体组件承载结构及其叠接结构，以强化整体结构的电性需求及功能。

为达成上述及其它目的，本发明提供一种半导体组件承载结构及其叠接结构。

该半导体组件承载结构包括：一电路板，表面设有线路层，且该电路板具有至少一开口，该线路层具有多个电性连接垫及导电结构；一具有多个电极垫的半导体组件，嵌埋于该开口中，且该些电极垫并通过该导电结构电性连接该线路层；以及多个导电凸块，设于该电性连接垫表面。较佳地，该导电凸块设于该电路板其中一表面的线路层的电性连接垫表面。于前述的半导体组件承载结构中，还可包括于未形成有导电凸块的另一表面的电性连接垫表面的焊锡球。

该半导体组件承载结构的叠接结构则包括：至少二电路板，各该电路板表面设有线路层，且该电路板具有至少一开口，于该开口中嵌埋一具有多个电极垫的半导体组件，而该线路层具有多个导电结构以电性连接该半导体组件的电极垫，又该线路层具有多个电性连接垫；多个导电凸块，设于至少一电路板的电性连接垫表面；以及多个焊锡球，其形成于未设有该导电凸块的线路层的电性连接垫表面，以供一电路板的导电凸块对应接合至另一电路板的焊锡球，从而形成电路板间的电性连接。