[发明专利]栅极的制造方法

说明书

技术领域

本发明涉及半导体制造技术领域，特别涉及一种栅极的制造方法。

背景技术

随着半导体制造技术的不断发展，作为衡量半导体制造技术工艺水 平的栅极的线宽也越来越小；目前，栅极的线宽已经能够做到65nm甚至 更小。小的栅极线宽可以减小形成的半导体器件的驱动电压，进而减小 功耗；此外，小的栅极线宽也可以使形成的半导体器件尺寸减小，提高 集成度，增加单位面积上半导体器件的数量，降低成本。

图1至3为现有一种栅极的制造方法各步骤相应结构的剖面示意图。 如图1所示，在半导体衬底10上形成氧化层12，在所述氧化层12上形成多 晶硅层14，在所述多晶硅层14上形成硬掩膜层16，所述硬掩膜层16为氮 化硅，在所述硬掩膜层16上形成栅极的光刻胶图案18。

如图2所示，刻蚀未被所述栅极的光刻胶图案18保护的硬掩膜层16， 将所述栅极的光刻胶图案18转移到所述硬掩膜层16上，形成栅极的硬掩 膜图案16a。

如图3所示，去除所述光刻胶图案18，以所述硬掩膜图案16a为掩膜 保护层，刻蚀所述多晶硅层14，形成栅极14a，并进一步刻蚀去除未被所 述栅极14a覆盖的栅极氧化层12。

上述栅极的制造方法中，刻蚀所述多晶硅层14形成栅极14a的步骤中 一般采用等离子体干法刻蚀，所述干法刻蚀会造成栅极侧壁表面较为粗 糙(roughness)，该粗糙的表面会引起形成的半导体器件漏电流增大， 稳定性下降。

公开号为CN1632921A的中国专利申请文件公开了另外一种栅极的 制造方法，该方法通过消减工艺形成线宽较小的栅极。图4至7为所述中 国专利申请文件公开的方法各步骤相应结构的剖面示意图。

如图4所示，提供半导体衬底7，在所述半导体衬底7上形成栅氧化层 6，在所述栅氧化层6上形成栅层5，所述栅层5可以是多晶硅；在所述栅 层5上沉积硬掩膜层4，所述硬掩膜层4为氮化硅或氧化硅中的一种。在所 述硬掩膜层4上旋涂抗反射层和光刻胶层，并通过曝光和显影形成掩膜1 (即栅极的光刻胶图案)；通过各向同性刻蚀使得所述掩膜1的线宽减小， 形成掩膜2a。

如图5所示，通过各向异性刻蚀将所述掩膜2a的图案转移到所述硬掩 膜层4上，形成硬掩膜图案4b。

如图6所示，通过各向同性刻蚀使得硬掩膜图案4b线宽减小，形成硬 掩膜图案4a。

如图7所示，去除所述掩膜2a，以所述硬掩膜图案4a为掩膜阻挡层， 刻蚀所述栅层5，形成栅极5a，然后去除所述硬掩膜图案4a。

在所述中国专利申请文件的栅极的制造方法中，通过消减工艺可形 成线宽较小的栅极，然而刻蚀所述栅层5形成栅极5a的工艺一般采用各向 异性的等离子体干法刻蚀，以使形成的栅极5a侧壁轮廓尽可能的垂直于 所述半导体衬底7的表面；但所述等离子体干法刻蚀也使得所述栅极侧壁 表面较为粗糙，粗糙的表面会引起形成的半导体器件漏电流增大；特别 是对于栅极线宽较小半导体器件，其漏电流对栅极表面的粗糙程度更为 敏感。因而在栅极的制造工艺向较小线宽(例如65nm甚至更低)发展的 同时，也需要抑制栅极侧壁表面的粗糙程度。

发明内容

本发明提供一种栅极的制造方法，本方法形成的栅极的侧壁表面粗 糙程度较小。

本发明提供的一种栅极的制造方法，包括：

提供半导体衬底，在所述半导体衬底上具有多晶硅层；

在所述多晶硅层上形成金属层；

图形化所述金属层，在所述金属层中形成栅极图案；

刻蚀未被所述栅极图案覆盖的多晶硅层，在所述刻蚀过程中，在所 述栅极图案覆盖的多晶硅层侧壁形成聚合物层；

去除所述聚合物层，对所述半导体衬底执行退火工艺。

可选的，所述金属层材质至少包括铝、钽、钼、锆、铪、钛、钒、 钴、钯、镍、铼、钌、铂中的一种。

可选的，形成所述金属层的方法为物理气相沉积、化学气相沉积、 溅射、电镀中的一种。

可选的，图形化所述金属层，在所述金属层中形成栅极图案的步骤 包括：

在所述金属层上旋涂光刻胶层；

图形化所述光刻胶层形成栅极的光刻胶图案；

刻蚀去除未被所述光刻胶图案覆盖的金属层，将所述光刻胶图案转 移到所述金属层中，形成栅极图案；

去除所述光刻胶图案。