[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及对晶体管的沟道施加规定的变形(歪み)从而增加驱动电流，实现高速且低消耗电力的动作的半导体器件及其制造方法。 

背景技术

近年来，对半导体器件要求更细微化、高集成化，根据定标法则(scalingrule)的MOS晶体管的细微化处理已经近于最小界限。如果这样进行细微化，单纯栅长度的定标已经无法提高MOS器件特性，无法进一步提高电路特性，相反会带来急剧恶化。但是，在考虑到芯片尺寸的缩小等时，随着时代变更，器件尺寸越来越小是必不可少的。 

根据以上的背景，作为在栅长度的定标时进一步提高晶体管特性的技术，开始导入了所谓技术推进器(technology booster)。其中，虽然最有希望的技术正在开发中，但可以举出变形硅技术。这是通过对MOS晶体管的沟道区域施加变形，从而提高载流子(carrier)的移动度，提高晶体管特性。向沟道区域导入变形的方法，正在开发在源极/漏极区域填埋硅以及栅格常数(grating constant)不同的物质的方法，以及如专利文献1那样调节栅绝缘膜的形成条件从而控制变形的方法等。现在，变形硅技术作为低成本的特性改善技术是必不可少的，为了进一步改善CMOS晶体管的特性，提高变形硅技术尤为重要。 

然而，在前者的方法中，需要对每个n型和p型MOS晶体管以不同的物质和条件进行离子注入，在后者的方法中，需要改变改变膜材料或层叠数来形成每个n沟道和p沟道MOS晶体管(以下称为n型和p型MOS晶体管)。即，这些情况下，存在工序数增加、因复杂而增加耗费工时的工序的问题。进一步，即使这样增加工序数来控制变形，也很难有效地导入适合n型和p型MOS晶体管的变形。 

因此，正在热衷研究这样的技术，作为覆盖栅电极的接触蚀刻阻挡膜(在层间绝缘膜上，向源极/漏极区域形成接触孔时发挥蚀刻阻挡膜的功能的绝缘 膜)形成绝缘膜，该绝缘膜具有对沟道区域施加拉抻应力(tensile stress：拉抻应力)或压缩应力(compressive stress：压缩应力)的性质。 

图33A、图33B是表示向沟道区域施加希望的压力(stress)的情况的概略剖视图。此外，在图33A、图33B中，为了方便图示，省略了源极/漏极区域。 

对于n型MOS晶体管，为了提高其特性，只要向沟道区域即半导体基板(半导体区域)的源极/漏极区域间的部位施加拉抻应力，导入拉抻变形即可。另一方面，相反对于p型MOS晶体管，为了提高其特性，需要向沟道区域施加压缩应力，导入压缩变形。 

在图33A中，例示了n型MOS晶体管。在该n型MOS晶体管100中，在硅半导体基板101上隔着栅绝缘膜102而刻画图案形成有栅电极103，并且形成只覆盖该栅电极103的两侧面的侧壁绝缘膜104。侧壁绝缘膜104按需要形成为图示那样的内侧侧壁绝缘膜104a和覆盖该内侧侧壁绝缘膜104a的外侧侧壁绝缘膜104b的双层结构。 

在栅电极103的两侧，形成有未图示的源极/漏极区域，该源极/漏极区域是导入规定的n型杂质而成的一对n型杂质扩散区域，在栅电极103的上表面和源极/漏极区域的上表面分别形成有用于降低电阻的硅化物层105。并且，以覆盖栅电极103和侧壁绝缘膜104的方式，在整个面上形成发挥接触及蚀刻阻挡膜的功能的拉抻应力膜106。该拉抻应力膜106是绝缘膜，具有自身收缩从而对外部施加拉抻应力的性质。 

如上述那样形成拉抻应力膜106，在图33A中箭头所示的方向上形成应力，在沟道区域施加拉抻应力，导入拉抻变形。 

另一方面，如图33B所示，对于p型MOS晶体管200，在硅半导体基板101上隔着栅绝缘膜202而刻画图案形成栅电极203，并形成有只覆盖该栅电极203的两侧面的侧壁绝缘膜204。侧壁绝缘膜204按需要如图示那样形成为内侧侧壁绝缘膜204a和覆盖该内侧侧壁绝缘膜204a的外侧侧壁绝缘膜204b的双层结构。 

在栅电极203的两侧形成未图示的源极/漏极区域，该源极/漏极区域是导入规定的p型杂质而成的一对p型杂质扩散区域，在栅电极203的上表面和源极/漏极区域的上表面分别形成用于降低电阻的硅化物层205。 

在p型MOS晶体管200中，为了提高特性，需要在图33B中的箭头所示方向上施加应力，在沟道区域施加压缩应力，导入压缩变形。 

专利文献1：JP特开2003-45996号公报。 

发明内容