[发明专利]半导体集成电路及其检查方法

说明书

技术领域

本发明涉及在具有将多个芯片密封在同一封装内的结构的半导体集成电路中，对密封后不流到外部的芯片间内部连接焊盘中的泄漏电流实施高精度测定的技术。

背景技术

近年来，逐渐制造出被称作MCP(multichip in package:多芯片封装)或MCM(multichip in module:多芯片组件)的具有将多个芯片密封在同一封装中的结构的半导体集成电路。设置在各芯片上的接合焊盘(bonding pad)和外部端子不仅由接合线(bonding wire)连接，而且在芯片之间也进行导线接合。

如果在静电带电的状态下对芯片进行导线接合，则有时由于带电电荷放电而给焊盘附近的电路带来损害。当电路的损害大时导致逻辑上工作停止，所以可能在通常进行的功能测试中检测出不良品，但是当电路损害轻微时逻辑上正常工作，所以在功能测试中难以检测出不良品(次品)。而且，与连接在外部端子上的焊盘不同，在用于芯片间内部连接的焊盘附近产生的电路损害难以检测。

根据某现有技术，在芯片间内部连接焊盘的导线接合时，为了调查是否产生电路损害，从该芯片的内部电路分离一个芯片上的输入焊盘，将另一个芯片上的输出焊盘设定为高(H)电平输出状态或低(L)电平输出状态，测定该状态下的静止电源电流(IDDS)，检测这些内部连接焊盘的微小泄漏电流的发生(参照专利文献1)。

专利文献1:日本特开2002-131400号公报

发明内容

在现有的半导体集成电路中，伴随着制造工艺的微细化，有必要降低晶体管的阈值电压，有IDDS增加的倾向。在IDDS增大时，焊盘附近的电路损害引起的微小泄漏电流有可能比IDDS小，在IDDS的测定中无法进行正确的不良品判定。

此外，要用IDDS检测内部连接焊盘的泄漏电流时，有必要在同一封装中密封的芯片的任意一个中都设置测试电路。因此，例如要在同一封装中密封以往的芯片和新开发的芯片而削减在电路板上安装的元件数时，产生了需要追加校正在以往的芯片中嵌入测试电路的修正的必要。

本发明的目的在于提供一种半导体集成电路，该半导体集成电路能不导致测试电路的增大而容易且正确地检测出芯片间导线接合引起的泄漏电流。

为了解决上述课题，本发明提供一种半导体集成电路，其具有第一芯片和第二芯片，第二芯片具有:内部连接用输入焊盘；连接在内部连接用输入焊盘上的CMOS输入电路，第一芯片具有:通过接合线与上述内部连接用输入焊盘电连接的内部连接用输出焊盘；连接在该内部连接用输出焊盘上的CMOS输出电路；通过该CMOS输出电路控制上述内部连接用输出焊盘的高阻抗(Hi-Z)输出状态、高(H)电平输出状态和低(L)电平输出状态的测试电路。

在检查该半导体集成电路时，在将内部连接用输出焊盘控制在Hi-Z输出状态的状态下，测定流到从电源到接地的路线的第一电流，在将内部连接用输出焊盘控制在H电平输出状态的状态下，测定流到从电源到接地的路线的第二电流，在将内部连接用输出焊盘控制在L电平输出状态的状态下，测定流到从电源到接地的路线的第三电流。在芯片间导线接合引起的泄漏在接地一侧产生时，第二电流包含微小泄漏电流，在电源一侧产生时，第三电流包含微小泄漏电流。此外，第一、第二和第三电流都包含晶体管泄漏电流。因此，如果取得第一电流和第二电流的差值，并且取得第一电流和第三电流的差值，就抵消晶体管泄漏电流，检测正确的微小泄漏电流。根据该微小泄漏电流的大小，判定缺陷的有无。

根据本发明，根据输出焊盘的Hi-Z/H电平/L电平的各输出状态的电流测定的结果，能正确只检测芯片间导线接合引起的微小泄漏电流，能阻止晶体管的阈值电压引起的IDDS增大导致的检测精度的恶化。而且，在第一芯片上，通过CMOS输出电路控制输出焊盘的状态，所以能简化测试电路的结构。

附图说明

图1是表示本发明的半导体集成电路的结构例的电路图。

图2是表示图1中的测试电路的详细结构例的电路图。

图3是图2的测试电路的工作说明图。

图4是表示本发明的半导体集成电路的其他结构例的电路图。

图5是表示图4中的多个焊盘输出的变形例的电路图。

图6是表示用于实现图5的半导体集成电路的测试电路中的分频电路的结构的电路图。

图7是表示用于实现图5的半导体集成电路的测试电路中的输出电平控制信号生成电路的结构的电路图。

图8是表示用于实现图5的半导体集成电路的测试电路中的焊盘输出控制信号生成电路的结构的电路图。