[发明专利]电流或电压测量电路、读出电路、非易失性半导体存储器及差动放大器

说明书

技术领域

[0001]本发明是关于对被测量物的两个端子间的电压进行测量的电压测量电路、对向被测量物的两个端子中的一个端子流入的电流或从该被测量物的两个端子中的另一个端子流出的电流进行测量的电流测量电路、用来对存储在存储单元中的信息进行读取的读出电路以及非易失性半导体存储器的发明。

背景技术

[0002]非易失性半导体存储器越发向着精细化、大容量化的方向发展。

然而在非易失性半导体存储器中，无法实现遵循比例定律(scaling law)的精细化，该最小单元中的单元电流不断减少。由此，在非易失性半导体存储器中寻求一种高速且高灵敏度的存储单元读出方法。

[0003]还有，由于单元电流的减少，并且系统所期望的存储容量的增大速度在精细化发展的速度之上，所以排列有存储单元的阵列尺寸不断加大。如果位线等的电容伴随精细化而减少的话则不存在问题，

然而实际上存储单元尺寸精细化滞后、位线横方向上边缘电容(fringe capacitance)增加，由此结合着阵列尺寸的增大，位线电容也增加。位线电容的增加有时可能在进行高灵敏度读出方面成为问题。

[0004]还有，即使存储容量增大也必须保持选取速度(access speed)，所以为了保持选取速度而需要一种更加高速且更加高灵敏度的读出放大器、读出方法。

[0005]例如在非易失性半导体存储器中，作为适合高集成的阵列结构，VGA(Virtual Ground Array Architecture，假接地阵列结构)构成被人们所熟知，而为了在VGA结构的阵列中实现读出动作的高速化，

使用差动放大型读出放大器，来尽可能确保该差动输入对称性的各种技术正得到开发。

[0006]具体来说提出了下述方法，即对位线采用折叠位线方式(foldedbit line arrangement)，从而与以往的开放型位线方式相比明显地缩短了位线、参考位线彼此间的距离，且难于产生电气特性不均衡的现象，进而尽可能地使周边电路等其他导体供向布线对(wire pair)的噪声电压相等(参照例如专利文献1)。

[0007]图18是表示以往非易失性半导体存储器4000的结构的方块图。

如图18所示，非易失性半导体存储器4000包括存储单元、位线BL、字线WL、参考位线BLR、Y解码器4001、参考单元4002以及读出放大器4003。

[0008]存储单元被配置为矩阵状。还有，位线BL在列方向上被配置在设置为矩阵状的存储单元之间，字线WL在行方向上被配置在设置为矩阵状的存储单元之间。

[0009]还有，参考位线BLR是在数据读出动作时用来与存储单元侧同等接收噪声等的布线，且附带有与在位线BL上附带的寄生电容相等的寄生电容。通常，参考位线BLR被配置在每个读出放大器上(有时多个读出放大器共用参考位线。)。并且，参考位线BLR、和与该参考位线BLR对应的位线BL被设置成在保持较高对称性的状态下而彼此靠近。

[0010]Y解码器4001将连接有作为读出对象的存储单元的位线BL连接到读出放大器4003上。

[0011]参考单元4002使在读出放大器4003中使用的参考电压Vref产生。

[0012]读出放大器4003对用Y解码器4001连接的位线BL的电压Vcell和、作为基准的参考电压Vref之间的电压差进行放大后输出。

[0013]在上述结构的非易失性半导体存储器4000中，当将数据从存储单元读出时，首先使用了连接在被读出的存储单元的扩散层上的两条位线BL、以及连接在栅极上的字线WL，并且存储在存储单元中的数据被读出，且连接在漏极侧的位线BL的电压Vcell被输出到Y解码器4001。Y解码器4001向读出放大器4003输出连接在漏极侧的位线BL的电压Vcell。

[0014]另一方面，参考单元4002使参考电压Vref产生，并向读出放大器4003输出该参考电压Vref。还有，两条参考位线BLR被选出并被连接在参考单元4002上。

[0015]由此，连接在作为数据读出对象的存储单元上的位线BL所附带的寄生电容、与连接在参考单元4002上的参考位线BLR所附带的寄生电容相等。也就是，保持了位线BL和参考位线BLR之间的电容均衡，并能够使相对应的位线所接收的噪声大致相等。其结果是能够将来自存储单元的读出信号、和来自参考单元的读出信号形成为使这两者的信号差基本上仅依存于单元电流差的适合于进行差动放大的信号。