[发明专利]具有不同厚度栅极氧化物的ESD结构无效

专利信息
申请号: 200680024750.6 申请日: 2006-06-27
公开(公告)号: CN101218675A 公开(公告)日: 2008-07-09
发明(设计)人: 兰迪·亚奇;菲利普·德瓦尔 申请(专利权)人: 密克罗奇普技术公司
主分类号: H01L27/02 分类号: H01L27/02
代理公司: 北京律盟知识产权代理有限责任公司 代理人: 王允方
地址: 美国亚*** 国省代码: 美国;US
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摘要:
搜索关键词: 具有 不同 厚度 栅极 氧化物 esd 结构
【权利要求书】:

1.一种在集成电路的输出端具有增加的耐电压力的静电放电(ESD)结构,其包括:

至少一个第一金属氧化物半导体(MOS)装置,其具有薄栅极氧化物层,其中所述至少一个第一MOS装置由低电压控制;

至少一个第二MOS装置,其与所述至少一个第一MOS装置的所述薄栅极氧化物层相比具有较厚的栅极氧化物层;

集成电路的输出端,其中所述至少一个第二MOS装置耦合在所述至少一个第一MOS装置与所述集成电路的所述输出端之间;

其中所述至少一个第一和第二MOS装置相互交叉,以形成用于所述输出端处的静电放电保护的寄生双极晶体管。

2.根据权利要求1所述的ESD结构,其中所述至少一个第一MOS装置是多个第一MOS装置,所述至少一个第二装置是多个第二MOS装置,所述多个第一MOS装置中的每一者并联连接,且所述多个第二MOS装置中的每一者并联连接。

3.根据权利要求2所述的ESD结构,其中所述多个第一和第二MOS装置相互交叉,以形成用于所述输出端处的静电放电保护的寄生双极晶体管。

4.根据权利要求1所述的ESD结构,其中所述至少一个第一MOS装置与所述至少一个第二MOS装置串联连接。

5.根据权利要求1所述的ESD结构,其中所述至少一个第一和第二MOS装置形成在所述集成电路的衬底上。

6.根据权利要求1所述的ESD结构,其进一步包括耦合在所述输出端与所述至少一个第二MOS装置之间的双极晶体管。

7.根据权利要求6所述的ESD结构,其中所述至少一个第一和第二MOS装置与所述双极晶体管形成在所述集成电路的衬底上。

8.根据权利要求6所述的ESD结构,其中所述双极晶体管是PNP双极晶体管。

9.根据权利要求1所述的ESD结构,其中所述至少一个第一和第二MOS装置是P沟道MOS装置。

10.根据权利要求1所述的ESD结构,其中所述至少一个第一和第二MOS装置是N沟道MOS装置。

11.根据权利要求1所述的ESD结构,其中所述至少一个第一和第二MOS装置是增强模式MOS装置。

12.根据权利要求13所述的ESD结构,其中所述至少一个第一和第二MOS装置是耗尽模式MOS装置。

13.根据权利要求1所述的ESD结构,其中所述低电压控制电路为3伏或3伏以下。

14.一种集成电路,其具有至少一个输出端,其在所述输出端拥有具有增加的耐电压力的静电放电(ESD)结构,其包括:

双极晶体管,其耦合到集成电路的输出端;

至少一个第一金属氧化物半导体(MOS)装置,其具有薄栅极氧化物层,其中所述至少一个第一MOS装置由低电压控制;

至少一个第二MOS装置,其与所述至少一个第一MOS装置的所述薄栅极氧化物层相比具有较厚的栅极氧化物层,其中所述至少一个第二MOS装置耦合在所述至少一个第一MOS装置与所述双极晶体管之间;

其中所述至少一个第一和第二MOS装置相互交叉,以形成用于所述双极晶体管处的静电放电保护的寄生双极晶体管。

15.根据权利要求14所述的集成电路,其中所述至少一个第一MOS装置是多个第一MOS装置,所述至少一个第二装置是多个第二MOS装置,所述多个第一MOS装置中的每一者并联连接,且所述多个第二MOS装置中的每一者并联连接。

16.根据权利要求15所述的集成电路,其中所述多个第一和第二MOS装置相互交叉,以形成用于所述双极晶体管处的静电放电保护的寄生双极晶体管。

17.根据权利要求14所述的集成电路,其中所述至少一个第一MOS装置与所述至少一个第二MOS装置串联连接。

18.根据权利要求14所述的集成电路,其中所述至少一个第一和第二MOS装置与所述双极晶体管形成在所述集成电路的衬底上。

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