[实用新型]动态可编程集成电路

说明书

一、技术领域

本发明涉及到一种可编程集成电路，特别是涉及到一种在正常运行中可动态改变逻辑电路的集成电路。

二、背景技术

现在Altera公司的FPGA和Xilinx公司的FPGA(现场可编程集成电路)，利用SRAM(静态存储器)进行配置，在重新配置FPGA的逻辑时，FPGA停止工作，待完成所有电路配置，经校验通过后，FPGA按新的配置逻辑进行工作。

Altera公司的FPGA逻辑部分采用嵌入式阵列块(EAB)，可参照王金明等编著的《数字系统设计与Verilog HDL》，电子工业出版社2002年1月第一版第74-76页。

图1为现有技术，Altera公司的Clone的FPGA的内部结构，101为输入/输出控制块，102为PLL(可编程锁相环)模块，103为FPGA内部块状SRAM，104为EAB(嵌入式阵列块)，各种功能模块之间利用通用或局部走线相连接，通用或局部走线是可通过编程实现。

注意：Altera的Clone系列的FPGA中有两种SRAM：配置SRAM，该SRAM对用户来说是不透明的，用户不能使用，FPGA的程序即配置在配置SRAM中。另外一种为SRAM BLOCK(块状SRAM)，供用户使用的。

Xilinx公司的FPGA逻辑部分采用可配置逻辑块CLB(ConfigurationLogic Bloack配置逻辑块)是同步电路和组合电路的主要逻辑资源。具体的说明见徐欣、于红旗等编著的《基于FPGA的嵌入式系统设计》，机械工业出版社2005年1月第一版，第21-23页、第47-48页。孙航编著的《Xilinx可编程逻辑器件的高级应用与设计技巧》，电子工业出版社2004年8月第一版第22-26页。

现有技术的配置电路：以现有的Altera的配置电路予以说明，Altera有下面几种方式对FPGA进行配置：被动串行下载方式，快速被动并行方式、被动并行异步方式、被动并行同步方式、被动串行异步方式、JTAG方式。可参考王诚等编著的《Altera FPGA/CPLD设计》基础篇，人民邮电出版社2005年7月第一版。第187-213页。

Altera配置的过程(状态机)：见图3，

FPGA上电：nSTATUS和CONF_DONE信号变低，所有的输入/输出引脚为高阻，清除所有的配置SRAM中的信息。

复位信号为低电平：nSTATUS和CONF_DONE信号保持为低，清除所有SRAM中的配置信号。

配置SRAM信息：nCONFIG或CONF_DONE为高电平，配置数据写入到FPGA的配置SRAM中。

初始化：内部逻辑电路初始化，寄存器初始化，输入/输出初始化，输入/输出驱动器有效。

进入用户正常使用模式。

Altera下载状态机图见图3，本图取自王诚等编著的《Altera FPGA/CPLD设计》基础篇，人民邮电出版社2005年7月第一版。第191页(书上的图是英文的在附图中已翻译为中文)。

三、发明内容

1、新的定义名词：

(1)动态配置时钟(DCCLK Dynamic Configuration Clock)：在本发明中增加了一个动态配置电路时钟，该时钟可同步控制配置控制电路的带允许输出端的同步D触发器。

(2)动态控制输出时钟：在本发明中增加一个动态控制输出时钟，该时钟同步控制所有的功能单元的带允许输出端的同步D触发器。动态配置时钟和动态控制输出时钟可以是同一个，也可以是不同的两个时钟。

(3)功能单元：在动态可编程集成电路中，局部走线、通用走线、嵌入式阵列块、可编程输入/输出块、SRAM块、数字信号处理块、乘法器等配置后能完成一定功能的单元，我们称它为“功能单元”。

(4)配置单元：在动态可编程集成电路中，对每一个“功能单元”均可以进行重新单独配置逻辑电路的功能，这些单元的配置电路我们称它为“配置单元”，配置单元由临时配置寄存器、允许配置寄存器、配置控制电路、被配置SRAM组成。

(5)动态可编程集成电路(DFPGA Dynamic Field-programmableGate Array)：一种现场可编程逻辑电路，其集成电路正常运行时可重新配置内部的部分“功能单元”的功能，并能保存中间结果，其它部分仍能正常运行；或重新配置全部的“功能单元”，并保留中间结果的集成电路。

2、要解决的问题