[实用新型]反相移位制约竞争计数码电路

权利要求书

1、一种反相移位制约竞争计数码电路，包含8位移位寄存器(A)、8位移位寄存器(B)、4位码输出寄存器(C)、初始化预置开关(D)、初始化预置开关(E)，倒相器(F、G、H、J)，其特征在于，

移位寄存器(A)的最高位和最低位通过倒相器(F)首尾相接，移位寄存器(B)的最高位和最低位通过倒相器(G)首尾相接，脉冲输入信号分别接移位寄存器(A)和移位寄存器(B)的移位控制端口(CLK)，移位寄存器(A)被初始化预置开关(D)预置为固定的特征序列01111111，移位寄存器(B)被初始化预置开关(E)预置为固定的特征序列00011100，移位寄存器(B)并行输出的由低到高的第4位通过倒相器(J)和码输出寄存器(C)的数据最高输入位(d3)连接，移位寄存器(A)并行输出的由低位到高位的第4位通过倒相器(H)和码输出寄存器C的数据次高位(d2)连接，移位寄存器(B)并行输出的最低位第0位和码输出寄存器(C)的数据次低位(d1)连接，移位寄存器(A)并行输出的最低位第0位和码输出寄存器(C)的数据最低位(d0)连接，由码输出寄存器(C)的输出控制端控制输出由高位(d3)到低位(d0)的4位制约竞争计数码。

2、根据权利要求1所述的反相移位制约竞争计数码电路，其特征在于，

上述码输出寄存器(C)采用锁存器，上述移位寄存器(A、B)的串行输入端(Ax、Bx)都分别连结在一起，移位寄存器(A)的串行输入端(Ax)通过初始化预置开关(D)的一端将移位寄存器(A)的8位数据通过特征序列的反序列11111110的逐位串行输入预置为特征序列01111111，上述移位寄存器(A)的并行输出最高位端(Q7)接倒相器(F)的输入端，倒相器(F)的输出通过初始化预置开关(D)的另一端接移位寄存器(A)的串行输入端(Ax)，移位寄存器(B)的串行输入端(Ax)通过初始化预置开关(E)的一端将移位寄存器(B)的8位数据通过特征序列的反序列00111000的逐位串行输入预置为特征序列00011100，移位寄存器(B)的并行输出最高位端(Q7)接倒相器(G)的输入端，倒相器(G)的输出通过初始化预置开关(E)的另一端接移位寄存器(B)的串行输入端(Ax)，移位寄存器(A、B)的时钟端(CLK)全部连结在一起，同时接脉冲计数输入端，移位寄存器(A、B)的复位端()也全部连结在一起接高电位，同时接锁存器(C)的清零端()，移位寄存器(A)的并行输出端(Q0)接锁存器(C)的数据输入端(D1)，移位寄存器(B)的并行输出端(Q0)接锁存器(C)的数据输入端(D2)，移位寄存器(A)的并行输出端(Q4)通过倒相器(H)接锁存器(C)的数据输入端(D3)，移位寄存器(B)的并行输出端(Q4)通过倒相器(J)接锁存器(C)的数据输入端(D4)，锁存器(C)的输出控制端(和)连结在一起，其输出端(Q4、Q3、Q2、Q1)由高到低地排列输出4位的制约竞争计数码(d3、d2、d1、d0)。

3、根据权利要求1所述的反相移位制约竞争计数码电路，其特征在于，

包含由两组8位锁存器、两组8位预置开关、以及两组两相8位移位控制开关构成的两组各8个数据锁存单元，每位数据锁存单元包含一个预置开关、一个时钟开关和一个锁存器，锁存器由两个首尾相接的倒相器组成，锁存器的输入端分别接预置开关的输入端和时钟开关的输入端，锁存器的输出端接到下一个数据锁存单元的时钟开关的输入端，依次顺序连接成第1～8个数据锁存单元，第8个数据锁存单元的输出端通过倒相器F接到第1个数据锁存单元的时钟开关输入端构成一个第一组上述的8位移位寄存器(A)，两相8位移位控制开关分别由倒相器实现，8位两相移位开关分别控制的传输门的控制端各自连结在一起作为脉冲的输入端，第二组上述的8位移位寄存器(B)的构成方式和第一组完全相同，其第8个数据锁存单元的输出端通过倒相器(G)接到第1个数据锁存单元的时钟开关输入端，第一组移位寄存器(A)通过预置开关初始化为特征序列01111111，第二组移位寄存器(B)通过预置开关初始化为特征序列00011100，码的输出是由第二组移位寄存器(B)的第4个数据锁存单元(LB4)的倒相器(H)输出、第一组移位寄存器(A)的第4个数据锁存单元(LA4)的倒相器(J)输出、第二组移位寄存器(B)的第0个数据锁存单元(LB0)的输出、第一组移位寄存器(A)的第0个数据锁存单元(LA0)的输出组成，形成由高到低地排列输出的4位制约竞争计数码(d3、d2、d1、d0)。