[发明专利]具有嵌入式电容的半导体装置及其制造方法

说明书

技术领域

本发明是有关于一种半导体存储器技术，且特别有关于一种具有金属-绝缘体-金属的电容结构的半导体装置及其制造方法。

背景技术

一般的半导体存储装置有各种种类，例如可擦除可编程只读存储器(erasable programmable read-only memory，EPROM)、电可擦除可编程只读存储器(electrically erasableprogrammable read only memory；EEPROM)、快闪存储器(flash memory)以及动态随机存取存储器(DRAM)。目前，DRAM广泛应用于大存储容量技术，其为易失性存储器具有晶体管(transistor)及电容(capacitor)。通过DRAM中电容的充电(charge)及放电(discharge)，可储存或擦除数字信号。因此随着半导体存储器的发展，对于电容结构的改良已成为趋势。

近几年来，为了满足在半导体芯片中高密度动态随机存取存储器的需求，动态随机存取存储器的尺寸越来越微小化，亦即传统DRAM结构的电容所占据的空间越来越少。然而，其同时必须具备更大的存储容量，以容纳大的计算机软件。有一些方法可在增加存储容量的同时亦降低电容尺寸，例如利用高介电常数材料作为电容介电层以增加电容值(capacitance)，或者在有限的空间中试图增加电容的表面积。

图1是绘示已知的具有嵌入式电容结构的半导体装置，例如动态随机存取存储器(DRAM cell)，其非用以界定本发明的先前技术，而是为了说明申请人所发现已知技术的问题。

如图1所示，动态随机存取存储器包括基底100以及一对晶体管108形成于其上。每个晶体管108包括形成于基底100中的源/漏极区101、栅极介电层103、栅极电极107以及栅极间隙壁(spacer)105。作为层间介电层(ILD)的第一介电层110沉积于基底100上，如钨插塞的插塞111及113沉积于第一介电层110中。插塞111沉积于一对晶体管108之间且连接至源/漏极区101，以作为电容节点(node)接触。插塞113则连接至另一源/漏极区101，作为一部分的位线(bitline)接触。作为另一层间介电层的第二介电层116沉积于第一介电层110上，插塞117沉积于第二介电层116中且电性连接至插塞113，作为另一部分的位线接触。电容124，例如为金属-绝缘体-金属(MIM)电容，埋置于第二介电层116及一部分的第一介电层110中，且电性连接至插塞111。MIM电容124包括下电极层118、上电极层122，以及置于下电极层118与上电极层122之间的电容介电层120。导电层119形成于第二介电层116上，且电性连接至插塞117作为位线。

为了增加存储容量，电容124的电容值必须增加，因此电容124设计为冠状。然而，由于冠状电容124下的突出的插塞111(如电容节点接触)会引起下电极层118的不良沉积性质，导致漏电流增加而引起存储元件的更新(refresh)时间与元件可靠度的降低。

发明内容

本发明的目的在于提供一种具有嵌入式电容的半导体装置及其制造方法，其可避免漏电流的发生以及增加动态随机存取存储器的更新时间与元件可靠度。本发明提供一种具有嵌入式电容的半导体装置，包括：一介电层，位于一基底上，该介电层包括一第一介电层，及该第一介电层上的一第二介电层，该第一介电层具有一接触开口以暴露该基底，该第二介电层具有一沟槽开口于该接触开口上；一第一金属电极层，顺应性的形成于该接触开口及该沟槽开口的侧壁及底部上；一第二金属电极层，顺应性的形成于该接触开口及该沟槽开口的侧壁及底部上，其中该第二金属电极层位于该第一金属电极层上方；以及一电容介电层，位于该第一金属电极层及第二金属电极层之间。

本发明所述的具有嵌入式电容的半导体装置，更包括：至少一晶体管，位于该基底上且电性连接至该第一金属电极层；一第一插塞，位于该第一介电层中且电性连接至该晶体管；一覆盖层，位于该第二介电层上且覆盖该第二金属电极层；一第二插塞，位于该覆盖层及该第一介电层中，且接触该第一插塞；以及一导电层，位于该覆盖层上且电性连接至该第二插塞。

本发明所述的具有嵌入式电容的半导体装置，更包括：一对栅极结构，位于该基底上且分别位于该接触开口的两侧。

本发明所述的具有嵌入式电容的半导体装置，该第一金属电极层包括金属扩散阻障材料。

本发明所述的具有嵌入式电容的半导体装置，该第一金属电极层包括氮化钛。

本发明所述的具有嵌入式电容的半导体装置，该第二金属电极层包括氮化钛。