[发明专利]改善STI-CMP面内平坦性的方法

说明书

技术领域

本发明涉及半导体生产工艺技术领域，尤其涉及一种改善STI-CMP面内平坦性的方法。

背景技术

在半导体制造过程中，浅沟槽隔离(Shallow Trench Isolation，STI)工艺具有隔离效果好，占用面积小等优点，所以虽然其工艺较传统的硅的局部氧化(LOCOS)隔离方法复杂，在0.25um以下工艺中的器件间的隔离普遍采用STI方法。

典型的STI工艺流程如图1所示，它包括：硅衬底1上的氧化硅2(padoxide)和氮化硅3(SiN)淀积、STI硅槽刻蚀、氧化硅4(HDP oxide)的填入、氧化硅的化学机械抛光(Chemical Mechanical Polishing，CMP)，氮化硅3(SiN)和氧化硅2(pad oxide)的去除。

在浅沟槽隔离(Shallow Trench Isolation，简称STI)的制作工艺过程中，化学机械抛光(Chemical Mechanical Planarization，简称CMP)工艺被用来去除和平整化过填(over-filled)的高密度等离子体氧化硅(HDP oxide)。随着工艺线宽的逐渐缩小，对研磨后硅片上各种尺寸的隔离槽内的氧化膜厚度及有源区上氮化膜的厚度的一致性要求越来越高。但是由于在相同研磨条件下氧化硅和氮化硅的研磨速率相差很大以及不同结构的隔离槽在相同压力下的研磨速率不同，导致CMP研磨后硅片面内均一性变差。

但是，STI工艺还存在一些技术问题，如STI的二氧化硅与外部硅之间的应力失配，STI的形貌控制等。其中STI内的氧化硅高度在硅片内的面内均一性，受其特征尺寸，图形密度等的影响，会直接关系到STI的边缘漏电和后续的多晶硅栅(gate poly)和侧墙(spacer)的刻蚀，严重时直接影响产品的良率甚至废片。

为改善面内的均一性，有的工艺方法采用氧化硅的反刻(ReverseEtch)步骤，但是没有将有源区上的氧化硅反刻干净，导致研磨过程中必须磨掉一定厚度的氮化硅，这会使面内均一性变差。

另外有的工艺采用高选择比的研磨液对硅片直接研磨，但是由于不同宽度的有源区上氧化硅的研磨速率不同，导致巨大隔离区域的氧化硅损失很大，均匀性变差。

发明内容

本发明要解决的技术问题是克服现有技术的不足，提供一种改善STI-CMP面内平坦性的方法，该方法通过有源区上的氧化硅完全刻蚀与高选择比的自动平坦化研磨液使用的结合，达到较少的氮化硅损失和较好的面内平坦化效果。

为了解决上述技术问题，本发明通过如下技术方案实现：

一种改善STI-CMP面内平坦性的方法，包括步骤：氧化硅沉积、氮化硅沉积、STI沟槽刻蚀、HDP氧化硅填入、浅沟槽隔离的化学机械抛光，还包括：在化学机械研磨前，先刻蚀有源区上的氧化硅，再用研磨液对硅片表面进行研磨，直到硅片表面平坦化。

本发明的改善STI-CMP面内平坦性的方法，由于采用了高选择比的自动平坦化研磨液，它对氮化硅的研磨速率很慢，使氮化硅在研磨过程中几乎没有损失，且由于具有自动平坦化功能，在沟槽内的氧化硅将被研磨到与氮化硅相同的平面，当研磨完成时整个硅片上的氮化硅均匀性保持良好，同时隔离区内的氧化硅均匀性也保持良好。在半导体线宽逐渐缩小之后，本发明的方法仍可很好地保持沟槽的隔离特性。

附图说明

图1是现有STI-CMP工艺流程示意图；

图2是本发明改善STI-CMP面内平坦性的方法的工艺流程示意图；

图3是本发明改善STI-CMP面内平坦性的方法与普通的直接研磨方法的比较图。

具体实施方式

下面结合附图和具体实施方式对本发明做进一步详细说明。

如图2所示，本发明改善STI-CMP面内平坦性的方法的工艺流程步骤依次为：氧化硅沉积、氮化硅沉积、STI沟槽刻蚀、HDP氧化硅填入、浅沟槽隔离的化学机械抛光、氮化硅去除及氧化硅去除，其中，本发明的方法在化学机械研磨前，先在压力为30～50mTorr(毫托)、气体流量为Ar(600～900)/O₂(10～16)/C₅F₈(8～20)sccm、射频RF(W)为Source(源)1000～1400/Bias(偏压)800～1200的条件下，用反转刻蚀法对有源区上的氧化硅进行完全刻蚀，再用高选择比的自动平坦化研磨液对硅片表面进行研磨，直到硅片表面完全平坦化。