[发明专利]非易失性半导体存储装置

说明书

技术领域

本发明涉及由配有通过1个字栅和2个控制栅控制的2个非易失性存储器件的存储单元构成的非易失性半导体存储装置。

现有技术

作为非易失性半导体装置，目前已知的有通道与栅极之间的栅极绝缘层由氧化硅膜、氮化硅膜及氧化硅膜层积体构成的在氮化硅膜上捕集电荷的MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor：金属氧化物氮氧化物半导体或-substrate：金属氧化物氮氧化物基片)类型。

该MONOS型非易失性半导体存储装置在文献(Y.Hayashi，et al，2000 Symposium on VLSI Technology Digest of Technical Papersp.122-p.123)中有介绍。在该文献中，介绍了一种配有由1个字栅和2个控制栅控制的2个非易失性存储器件(MONOS存储单元)的双MONOS闪存存储单元。即1个闪存存储单元包括2个电荷捕集区。

该双MONOS闪存存储单元的驱动需要2条位线、1条字线、2条控制栅线。

在这些配线中，2条位线和2条控制栅线通常沿纵列方向配布。此时，如果要在该1列内的多个存储单元组的范围内，在同一层上配布4条金属配线(2条位线和2条控制栅线)，则即使采用具有最小线与空间幅度的照相平板印刷工艺也是困难的。

作为其结果，只能扩大1列内的存储单元组范围，从而保证配线空间。但是这样一来，存储单元的集成度将下降，不能满足近年来对非易失性半导体存储装置的大容量化要求。

发明内容

本发明的目的是提供1个存储单元有2个捕集区的高集成化非易失性半导体存储装置。

本发明的另一目的是提供缩小控制栅间距及位线间距，高集成化承载存储单元的非易失性半导体存储装置。

本发明的另一目的是提供具有用于向控制栅及位线馈电的配线的配置裕度和自由度的非易失性半导体存储装置。

本发明的一种方式所涉及的非易失性半导体存储装置配有分别在相交叉的第1及第2方向上排列多个具有由1个字栅和2个控制栅控制的2个非易失性存储器件的存储单元的存储单元阵列区。

该存储单元阵列区配有将沿上述第1方向排列的各列上述存储单元的各上述控制栅沿上述第1方向连接形成的多条控制栅线；在上述多条控制栅线上层沿上述第1方向延长的其数量为上述多条控制栅线一半的分控制栅配线。

夹持上述第2方向上的上述多个存储单元之间各界面相邻的各为2条的上述控制栅线分别与各为1条的上述分控制栅线共同连接。这样，分控制栅线的数量可以为控制栅线数量的一半，从而提高分控制栅线的配置裕度和自由度。

上述各2条的控制栅线包括线间宽度较宽的线间宽距区、2条线共同接在1条线上的共同连接区、被配置在上述线间宽距区及上述共同连接区以外的区域的线间宽度较窄的线间窄距区。因此，在上述第2方向上，上述线间宽距区被配置在夹持上述共同连接区的两侧。由于在与2条控制栅线共同连接的共同连接区两侧能确保比较大的空间，因而利用该较大的空间，配置两侧相邻的各为2条的控制栅线的线间宽距区。作为其它配置例，比如可在该线间宽距区作为与位线连接的接触点区。

此外，由于各为2条的线间宽距区两侧是不需要空间的共同连接区，因而不需要扩大用于设置该线间宽距区的空间。这样，即使1个存储单元有2个捕集区，也没有必要为确保控制栅线的配线空间而降低集成度，从而可提供高集成化的非易失性半导体存储装置。

上述共同连接区的线幅宽最好比上述线间宽距区内的上述各为2条的控制栅线的各线幅宽更宽一些。这样，可将上述各为2条的控制栅线通过宽幅的上述共同连接区与上述各为1条的分控制栅线连接。

在上述存储单元阵列区中，在上述第1方向离开的位置上可以设置第1、第2配线专用区。在上述第1配线专用区内设置与偶数的分控制栅线连接的上述各为2条的控制栅线的共同连接区和与奇数的分控制栅线连接的上述各为2条的控制栅线的上述线间宽距区。在上述第2配线专用区内设置与奇数的分控制栅线连接的上述各为2条的控制栅线的共同连接区和与偶数的分控制栅线连接的上述各为2条的控制栅线的上述线间宽距区。

这样，通过使共同连接区及线间宽距区以锯齿状配置，可以使控制栅线的排列间隔达到最小。

还可以进一步设置分别在上述各为2条的控制栅线之间配置的并沿上述第1方向延长的由杂质层形成的多条位线和在上述多条位线上层沿上述第1方向延长并与上述多条位线分别连接的其数量与上述多条位线相同的多条分位线。