[发明专利]减少了刷新工作时的功耗的半导体存储器

权利要求书

1.一种半导体存储器，其特征在于：

具备包含排列成行列状的多个存储单元(MC)的存储器块，

上述存储器块包含：

与上述行对应的多条字线(WL)；

与上述列对应的多个位线对(BLP)；

有选择地激活上述多条字线中的一部分的行译码电路(10#0～10#3)；

选择上述多个位线对中的一部分的列译码电路(12#0～12#3)；以及

放大在上述多条位线上已被读出的数据的读出放大器电路(16#0～16#3)，

(半导体存储器)还具备进行上述行译码电路和上述读出放大器电路的控制的控制电路，

上述控制电路包含：

由从外部供给的控制信号检测出多个指令的指令译码电路(52)；以及

行激活时序控制部(62)，根据上述指令译码电路的输出，输出表示上述字线的激活时序的第1激活信号和表示上述读出放大器电路的激活时序的第2激活信号，

上述行激活时序控制部在上述指令译码电路已检测出的指令是第1指令时，在激活上述第1激活信号之后经过了第1延迟时间后激活上述第2激活信号，在上述指令译码电路已检测出的指令是第2指令时，在激活上述第1激活信号之后经过了比上述第1延迟时间长的第2延迟时间后激活上述第2激活信号。

2.如权利要求1中所述的半导体存储器，其特征在于：

上述行激活时序控制部具有：

第1信号发生部(132、134)，根据上述第1和第2指令来激活上述第1激活信号；以及

第2信号发生部(136)，在上述指令译码电路已检测出的指令是上述第1指令时，使上述第1信号发生部的输出延迟一段上述第1延迟时间，在上述指令译码电路已检测出的指令是上述第2指令时，使上述第1信号发生部的输出延迟一段上述第2延迟时间，来输出上述第2激活信号。

3.如权利要求2中所述的半导体存储器，其特征在于：

上述第2信号发生部具有：

第1延迟电路(164)，接受上述第1信号发生部的输出，使之延迟一段上述第1延迟时间；

第2延迟电路(166)，接受上述第1延迟电路的输出，使之再延迟一段上述第2延迟时间与上述第1延迟时间之差的时间；以及

选择电路(168～172)，根据上述指令译码电路已检测出的指令选择上述第1、第2选择电路的输出的某一方，来输出上述第2激活信号。

4.如权利要求1中所述的半导体存储器，其特征在于：

上述第1指令是行激活指令，

上述第2指令是自动刷新指令。

5.如权利要求4中所述的半导体存储器，其特征在于：

上述指令译码电路包含检测出上述自动刷新指令的指令译码器(74)，

上述控制电路包含：

刷新控制电路(82)，根据上述指令译码器的输出，指示刷新工作的开始；以及

计数器电路(86)，根据上述刷新控制电路的输出，产生刷新地址。

6.如权利要求1中所述的半导体存储器，其特征在于：

上述第1指令是行激活指令，

上述第2指令是自刷新指令。

7.如权利要求6中所述的半导体存储器，其特征在于：

上述指令译码电路包含检测出上述自刷新指令的指令译码器(76)，

上述控制电路包含：

定时器电路(80)，根据上述指令译码器的输出，周期性地指示刷新工作的开始；以及

计数器电路(86)，根据上述定时器电路的输出，产生刷新地址。

8.如权利要求1中所述的半导体存储器，其特征在于：

还具备发生上述字线的激活电位的电位发生电路(424)，

上述电位发生电路为了执行上述第1指令而发生第1电位作为上述激活电位，并根据上述第2指令而发生比上述第1电位低的第2电位作为上述激活电位。