[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体器件及其制造方法，特别是涉及具有由沟槽电容器和纵向晶体管构成的DRAM单元的半导体器件及其制造方法。

背景技术

使用由1个晶体管/1个电容器构成的存储单元的DRAM，艰难地走上了高集成化的道路，每一代产品都要谋求单元面积的缩小。为缩小单元面积，基本上说必须分别减小作为构成要素的晶体管和电容器的占有面积。对于电容器来说，问题是在小的单元占有面积中如何确保所需要的电容器电容。为此，每一代产品都要开发用来使电容器绝缘膜高介电系数化或增大有效电容器面积的构造。对于晶体管来说，则要以比例缩小法则为基础，在保持平面构造不变不断地进行源极、漏极扩散层深度或栅极绝缘膜厚度的减小、衬底杂质浓度的增加等等。

今后，为了进一步地使晶体管微细化，为了缩小沟道长度同时抑制阈值降低的现象(短沟效应)，栅极绝缘膜的薄膜化和衬底杂质浓度的高浓度化是必不可少的。但是，人们知道当提高衬底杂质浓度时，衬底与存储节点之间的结反向漏流就会增大，存储单元的数据保持能力就会降低(例如，参看T.Hamamoto et al.，’Well concentration：A novel scalinglimitation factor derived from DRAM retention time and its modeling’，IEDM Tech.Dig.，p.915，1995)。

此外，在使栅极绝缘膜薄膜化的情况下，为了确保栅极绝缘膜的耐压，字线电压必须低压化。另一方面，DRAM单元的晶体管，与通常的逻辑电路比较，必须降低导通时的反向漏流，以便使储存在电容器上的电荷得以保持得长。这样一来，在单元晶体管的阈值该的状态下，当字线电压下降时，则存在着向电容器写入的写入信号量将降低，DRAM单元的动作容限将劣化的危险。

作为解决这些问题的高密度DRAM用单元构造，人们提出了这样的构造方案：在衬底上形成的沟槽的下部形成电容器，在上部形成以沟槽侧面为沟道的纵向晶体管(U.Gruning et al.，‘A Novel TRENCH dramCell with VERtical Access Transistor and BuriEd STrap(VERI BEST)for 4Gb/16Gb’，TEDM Tech.Dig.，1999)。

图37示出了在上述文献中提出来的DRAM单元的纬线方向的剖面构造。衬底1已把n型层埋入到要形成电容器C的下部，上部的要形成晶体管Q的部分是p型层。在衬底1上形成达到n型层的沟槽2，在沟槽2的下部形成电容器C。在电容器C的储存电极上边形成与之进行连接的埋入条带3。

埋入条带3是电容器C和将在其上边形成的晶体管Q的连接节点，而且还是晶体管Q的扩散层5的杂质扩散源。在埋入条带3上边，用盖状绝缘膜4进行覆盖，在其上边的沟道侧壁上形成纵向晶体管Q。在p型层的上表面上形成的扩散层6和由源于埋入条带3的杂质扩散形成的扩散层5，将成为晶体管Q的源极和漏极。

字线WL与晶体管Q的栅极电极形成为一个整体，在折返位线构造的情况下，与字线WL相邻地配置相邻单元的通过字线PassWL。这种情况下，结果就变成为位线BL在PassWL的侧面与扩散层6进行接触。

如上所述，图37的DRAM单元，通过把栅极电极埋入到现有的沟槽晶体管的上部的办法，就可以用与现有的DRAM单元大体上同样的方法形成纵向晶体管。借助于此，就可以确保在深度方向上晶体管的沟道长度而与单元占有面积无关。因此，可以减小单元占有面积而不受短沟效应的影响。

但是，在上边所说的DRAM单元中，由于埋入条带3的上表面位置要由多晶硅的埋入工序的深刻蚀深度决定，故纵向晶体管Q的沟道长度将取决于深刻蚀工艺而波动。因此，晶体管特性的波动就成了问题。

发明内容

本发明的一个方面的半导体器件，具备：在半导体衬底上边用绝缘膜隔离开来形成有第1导电类型的半导体层的器件衬底；具有从上述半导体层的上表面开始一直到达上述绝缘膜的内部的深度，而且，在上述绝缘膜的上部，在把沟径形成为使得具有被扩大了的沟径扩大部分的沟的上述沟径扩大部分上，在与上述半导体层的下表面接连的状态下埋入进来的杂质扩散源；具有由源于杂质扩散源的向上述半导体层的下表面的杂质扩散形成的第2导电类型的第1扩散层、由向上述半导体层的上表面进行的杂质扩散形成的第2导电类型的第2扩散层、以及在上述杂质扩散源的上方的上述沟的侧面上中间存在着栅极绝缘膜地形成的栅极电极的晶体管。