[发明专利]用于半导体集成电路的熔丝电路

说明书

本申请依据于2000年10月18日申请的韩国专利申请第2000-61257号的优先权，这里引入其内容全部可供参考。

                          技术领域

本发明一般地涉及半导体集成电路装置，特别涉及用于半导体集成电路中采用的一种熔丝电路。

                         背景技术

在通过提高集成化水平继续增加集成电路存储器的存储容量的同时，相应的存储单元(cell)的缺陷增加了，这是由于增加了制造工艺过程的复杂性，导致产品合格率降低。通常，很难使存储装置无缺陷单元。因此，进行各种努力以改善高集成化存储装置的产品合格率。

最好改进制造工艺过程以抑制有缺陷单元的产生；但是有一个极限。于是，提出了用于改善大规模集成电路存储器产品合格率的其它方法。增加产品合格率的方法之一是一种冗余技术，这种技术设计存储装置的结构，在制造工艺过程中在其中生成修复缺陷区。按照该冗余技术，一个用于存储二进制数据的主存储单元矩阵，和一个由冗余存储单元形成的矩阵配置在一起，以便对各行与各列的缺陷单元予以补充。

一般说来，一个冗余单元矩阵可以分为用于取代行内的缺陷单元的行冗余矩阵，或用于取代列内的缺陷单元的列冗余矩阵。用冗余单元取代缺陷单元是通过记忆(storing)缺陷地址即缺陷单元位置的信息，和通过确定缺陷地址是否与外部地址相同来实现的。这种电路，和冗余单元矩阵一起，构成一个冗余电路，提供了一种能够正常运行的存储装置，不会因缺陷单元而进行无效的操作。

在具有冗余电路的存储装置中，评价产品合格率需要检测是否使用了一个冗余矩阵。Wheelus等人，于1997年10月14日，在题为“在扫描链中利用可熔链路的集成电路存储器”的美国专利第5,677,917号中，公开了一种用于记忆修复信息的技术。

图1为Wheelus所公开的熔丝电路的示意图。参照图1，熔丝电路是由熔丝10，N-沟道金属-氧化物半导体(NMOS)晶体管12和14，以及反相器16和18构成。熔丝10由多晶硅制成，可用激光切断或断开，并连接在电源电压VDD和检测节点15之间。NMOS晶体管12具有一个连接到电源电压VDD的栅极，并将检测节点15连接到接地电压VSS上。NMOS晶体管14连接在检测节点15和接地电压VSS之间。检测节点15通过反相器16和18连接到熔丝电路的输出端。NMOS晶体管14的栅极连接到反相器16的输出端(和反相器18的输入端)。反相器16连接到NMOS晶体管12和14的漏极，并连接到NMOS晶体管14的栅极上。反相器18连接到反相器16的输出端，并提供输出信号D。

图1所示熔丝电路的运行如下所述。在熔丝10将电源电压VDD连接到检测节点15，以便将输出信号D置于高电平(即，熔丝10没有被切断)时，电源电压VDD施加于反相器16的输入端，于是反相器16提供了低电平。因此，NMOS晶体管14保持着一种非导通的状态，而反相器18提供了处于高电平的信号D。同时，如果熔丝10不将电源电压VDD连接到检测节点15，为将输出信号置于低电平(即，熔丝10被切断)，NMOS晶体管12将使反相器16的输出电压下拉到低电平。就是说，NMOS晶体管12起到一个下拉晶体管的作用。反相器16将一个高电平的信号施加到NMOS晶体管14的栅极和反相器18的输入端。于是，NMOS晶体管14变为导通，将反相器16的输入端降低为低电平，并因此使反相器18生成低电平的输出信号D。

如上所述，由常规的熔丝电路所生成的输出信号D的电压电平，取决于熔丝10的编程状态，即，熔丝10是否被切断。在增加半导体存储装置的密度，按比例降低含有熔丝的电路元件的布局尺寸时，熔丝的切断技术变得越来越困难。熔丝不正确(或失效)的切断导致熔丝电路中的无效的编程，造成产品合格率的降低。

                          发明内容

因此，本发明的一个目的是，提供一种置入在半导体集成电路中的熔丝电路，即使在熔丝未被正确地切断的情况下，能够降低编程的缺陷。

为实现上述目的，根据本发明的一个方面，提供了一个半导体集成电路中的熔丝电路，电路包括多个熔丝和多个用于响应于熔丝状态传送信号的传输电路。

多个熔丝具有相同的熔断状态。每个熔丝包括两个端部，其中一端连接于电源电压。