[发明专利]触发器设计的改进

说明书

本发明一般涉及到触发器的设计，特别是涉及到高性能触发器的设计。

图1到图4涉及到一种公知的可扫描触发器。在图1中给出了用于所述设备的电路符号1。所述触发器具有数据输入端D和SD、控制输入ScanZ和CLK以及输出端Q、QZ和SQ。(在本说明书中，字母Z表示反相信号，所以，输出QZ是输出Q的反相信号。)在与测试目的相关的实践中，这种触发器在移位寄存器中被利用连接到下一个SD输入端上的每一个SQ输出端链接到一起。

图2给出了用于上述已知可扫描触发器的电路方案。所述SD和D输入端被耦合到包括两个三态反相器3和4的多路转接器2的输入端。当ScanZ输入端处于高电平时(即当Scan处于低电平时)，三态反相器3将D输入反相，而当ScanZ处于低电平时，三态反相器3呈现高阻抗。相反，当ScanZ处于低电平时，三态反相器4反相所述SD输入，而当ScanZ处于高电平时，三态反相器4呈现高阻抗。因此，多路转接器2的输出根据所述Scan的输入不同或是DZ(经过反相的D)或是SDZ(经过反相的SD)。

多路转接器2的输出被耦合到传输门5的输入端，当CLK处于低电平(CLKZ为高)时，传输门5将所述输入传送到输出，而当CLK处于高电平时(CLKZ为低)时，传输门5呈现高阻抗。传输门5的输出被耦合到锁存器6的输入端，该锁存器6包括反相器7和三态反相器8。当CLK为高时，反相器7反相传输门5的输出和三态反相器8反相反相器7的输出。三态反相器8的输出被耦合到反相器7的输入端，借此当CLK为高时建立一个反馈回路。当CLK为低时，所述三态反相器的输出呈现高阻抗，从而使当CLK从高变低时所述反馈回路被阻断。

锁存器6的输出端被耦合到第二传输门9的输入端，当CLK为高时该传输门9传送锁存器6的输出，而当CLK为低时该传输门9阻断那个输出信号。传输门9的输出端被耦合到包括反相器11和三态反相器12的第二锁存器10。传输门9的输出端被耦合到反相器11的输入端，反相器11的输出端被耦合到三态反相器12的输入端。当CLK为低时三态反相器12用做一个反相器，而当CLK为高时该三态反相器12呈现高阻抗。三态反相器12的输出端被耦合到反相器11的输入端。由此，除了用于三态反相器8和12的控制信号被连接从而当在锁存器6中所述反馈回路被连接而在锁存器10中被去连接或相反以外，第二锁存器12的功能相当于第一锁存器6。

锁存器10的输出端(即反相器11的输出端)被耦合到反相器13和14以分别提供SQ和Q输出。锁存器10的输入端(即传输门9的输出端)被耦合到反相器15以提供QZ输出。

下面结合图2所示的方案和图3所示的定时图描述图1和2所示可扫描触发器的操作。在图2所示的电路中已经标记了节点的标号并在图3中示出了这些节点处的电压。节点U是多路转接器2的输出端，节点V是传输门5的输出端，节点W是锁存器6的输出端，节点X是传输门9的输出端和节点Y是锁存器10的输出端。

图3所示的定时图假设ScanZ输入为高，因此，多路转接器2的输出是D输入的反相。

图3所示定时图所示的D输入最初为高，当CLK信号为低时下降并当CLK信号为高时再次上升。这示出了当所述D信号与所述CLK信号异步时通常的运行情况。节点U是一个简单的D输入端反相。节点V处的电压取决于传输门5和三态反相器8。当CLK为低时，V处的电压跟随U处的电压。当CLK为高时，V处的电压跟随三态反相器8的输出。当CLK为高时，三态反相器8的输出是信号W的反相信号。

在图3所示的例子中，由于CLK和U都为低，所以，V最初为低；W为高。当CLK变高时，V是W的反相一个保持为低。当U上升时，V在相同的时间处上升(承受经过传输门5的传送延时)。因此，W在相同的时间处下降。当CLK为高时，如同跟随W的反相一样，V保持为高。当U的值下降时，CLK为高，从而所述传输门不导通，因此V保持为高(W的反相)直到CLK变低为止。V的下降沿因此被延迟，从而使它与CLK的下降沿异步。但是，D的上升沿与所述CLK信号不同步。