[发明专利]全差动双边沿触发器

说明书

本发明关于一种全差动触发器，特别是关于一种利用时钟脉冲的上升沿及下降沿来触发的全差动触发器。

已有的触发器是使用单端输入和上升沿触发的方式以提取输入信息，但以单端输入的方式在高速运作时易受噪声的干扰，而仅使用上升沿触发以提取输入数据的方式将使触发器的工作速度受到限制。

一美国专利号4,629,909，标题为“用于在时钟信号的前、后两沿存储数据的触发器(FLIP-FLOP FOR STORING DATA ON BOTHLEADING AND TRAILING EDGES OF CLOCK SIGNAL)”的专利说明书描述了一解决的方法，该已有技术虽利用时钟脉冲的上下边沿以提取单一输入数据，但其技术内容仅适用于特定的电路结构，而不适用于所有类型的触发器。

另一美国专利号5,327,019，标题为“双边沿单数据触发器电路(DOUBLE EDGE SINGLE DATA FLIP-FLOP CIRCUITRY)”的专利说明书描述了利用两个触发器及一逻辑电路以完成上下边沿均可触发的功能。该已有技术将花费较多的硬件成本，且因须经过多重逻辑门的运算，因此操作速度将受到限制。此外，该已有技术使用单端输入的方式，对于抗噪声的能力也较薄弱。

另一美国专利号5,250,858，标题为“双边沿触发的存储设备和系统(DOUBLE EDGE TRIGGERED MEMORY DEVICE ANDSYSTEM)”的专利说明书说明了利用两个触发器及一切换器而将输入信号用时钟脉冲的上下边沿提取为一单一输出，如同前述的缺点，该已有技术将花费较多的硬件成本，且因须经过多重逻辑门的运算，因此操作速度将受到限制。

本发明的第一目的是提供一可在时钟脉冲的上升沿及下降沿提取输入信号的全差动双边沿触发器。

本发明的第二目的是提供一具备差动输入特性，且在高速运算时能保证有较佳的抗干扰特性的全差动双边沿触发器。

本发明的第三目的是提供一成本较低且操作速度较快的全差动双边沿触发器。

为了达到上述目的，本发明提出一种全差动双边沿触发器，其由一时钟脉冲的上升沿及下降沿控制第一全差动输入值及第二全差动输入值的储存及输出。该全差动双边沿触发器包含一全差动的第一主电路、一全差动的第二主电路及一全差动的从电路，该全差动的第一主电路在该时钟脉冲的上升沿至下降沿之间控制该第一全差动输入值的储存：该全差动的第二主电路在该时钟脉冲的下降沿至上升沿之间控制该第二全差动输入值的储存，该全差动的从电路电连接至该全差动的第一主电路及该全差动的第二主电路的输出，包含一第二重复器作为该全差动双边沿触发器的输出端，且在该时钟脉冲的下降沿输出该第一全差动输入值，及在该时钟脉冲的上升沿输出该第二全差动输入值。

本发明将依照附图来说明，其中：

图1是本发明的全差动双边沿触发器的第一实施例；

图2是本发明的全差动双边沿触发器的第二实施例；

图3是本发明的全差动双边沿触发器的第三实施例；

图4是本发明的全差动双边沿触发器的第四实施例；

图5是本发明的全差动双边沿触发器的第五实施例；

图6是本发明的全差动双边沿触发器的第六实施例；

图7是本发明的全差动双边沿触发器的第七实施例；

图8是本发明的全差动双边沿触发器的第八实施例；及

图9是本发明的全差动双边沿触发器的时序图。