[发明专利]全差动双边沿触发器

权利要求书

1.一种全差动双边沿触发器，由一时钟脉冲的上升沿及下降沿控制第一全差动输入值及第二全差动输入值的储存及输出，包含：

一全差动的第一主电路，由该时钟脉冲的上升沿控制该第一全差动输入值的储存；

一全差动的第二主电路，由该时钟脉冲的下降沿控制该第二全差动输入值的储存；及

一全差动的从电路，电连接至该全差动的第一主电路及该全差动的第二主电路的输出，包含一第二重复器作为该全差动双边沿触发器的输出端，且在该时钟脉冲的上升沿至下降沿之间输出该第一全差动输入值，及在该时钟脉冲的下降沿至上升沿之间输出该第二全差动输入值。

2.如权利要求1所述的全差动双边沿触发器，其中该全差动的第一主电路包含：

一第一晶体管开关，由该时钟脉冲的上升沿控制；

一第一差动对，电连接至该第一晶体管开关的输出，其输入端为该第一全差动输入值；及

一第一重复器，电连接至该第一差动对的输出，用于储存该第一全差动输入值。

3.如权利要求1所述的全差动双边沿触发器，其中该全差动的第二主电路包含：

一第一晶体管开关，由该时钟脉冲的下降沿控制；

一第一差动对，电连接至该第一晶体管开关的输出，其输入端为该第二全差动输入值；及

一第一重复器，电连接至该第一差动对的输出，用于储存该第二全差动输入值。

4.如权利要求1所述的全差动双边沿触发器，其中该全差动的从电路包含：

一第三晶体管开关，由该时钟脉冲的下降沿控制；

一第四晶体管开关，是由该时钟脉冲的上升沿控制；

一第五差动对，电连接至该第三晶体管开关的输出，其输入端电连接至该第一主电路的输出；

一第六差动对，电连接至该第四晶体管开关的输出，其输入端电连接至该第二主电路的输出；及

一第二重复器，电连接至该第五差动对及第六差动对的输出，且作为该全差动双边沿触发器的输出端。

5.如权利要求1所述的全差动双边沿触发器，其中该全差动的第一主电路包含：

一第一晶体管开关，由该时钟脉冲的上升沿控制；

一第一差动对，电连接至该第一晶体管开关的输出，其输入端为该第一全差动输入值；

一第一重复器，电连接至该第一差动对的输出，用于储存该第一全差动输入值；

一第二差动对，具有和该第一差动对相反的极性，电连接至该第一重复器，其输入端为该第一全差动输入值；

一第二晶体管开关，具有和该第一晶体管开关相反的极性，电连接至该第二差动对的输出，且由该时钟脉冲的下降沿控制。

6.如权利要求1所述的全差动双边沿触发器，其中该全差动的第二主电路包含：

一第一晶体管开关，由该时钟脉冲的下降沿控制；

一第一差动对，电连接至该第一晶体管开关的输出，其输入端为该第二全差动输入值；

一第一重复器，电连接至该第二差动对的输出，用于储存该第二全差动输入值；

一第二差动对，具有和该第一差动对相反的极性，电连接至该第一重复器，其输入端为该第二全差动输入值；及

一第二晶体管开关，具有和该第一晶体管开关相反的极性，电连接至该第三差动对的输出，由该时钟脉冲的上升沿控制。